JPS5967670A - 半導体装置 - Google Patents
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- JPS5967670A JPS5967670A JP57178807A JP17880782A JPS5967670A JP S5967670 A JPS5967670 A JP S5967670A JP 57178807 A JP57178807 A JP 57178807A JP 17880782 A JP17880782 A JP 17880782A JP S5967670 A JPS5967670 A JP S5967670A
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特にツェナーダイオードの
サージ対策のだめの構造に関する。
サージ対策のだめの構造に関する。
第1 図(a) 、 (b)は従来のツェナーダイオー
ドの構造を示すもので、lはP形シリコン基板、2は戸
分離領域、3祉上記r分Nk領域2によシ囲まれたN−
領域(島)、4は上記N−領域3内に拡散形成されたP
+アノード領域、5は同じく前記N−領域3内で一部が
上記P+アノード領域4に含まれるように拡散形成され
たN+カソード領域、6はアノードコンタクト部、7は
カソードコンタクト部、8は前記戸アノード領域42よ
びN+カンード領域5の下方で前記シリコン基板l上に
形成されたN+埋込層である。
ドの構造を示すもので、lはP形シリコン基板、2は戸
分離領域、3祉上記r分Nk領域2によシ囲まれたN−
領域(島)、4は上記N−領域3内に拡散形成されたP
+アノード領域、5は同じく前記N−領域3内で一部が
上記P+アノード領域4に含まれるように拡散形成され
たN+カソード領域、6はアノードコンタクト部、7は
カソードコンタクト部、8は前記戸アノード領域42よ
びN+カンード領域5の下方で前記シリコン基板l上に
形成されたN+埋込層である。
上記構造のツェナーダイオードにおい1、ツェナー特性
はN+カソード憤職域5戸アノード領域4とのPN接合
における降伏現象によシ得られる。
はN+カソード憤職域5戸アノード領域4とのPN接合
における降伏現象によシ得られる。
ところで、カソードコンタクト部7に正極性のサージ電
圧が入力した場合、サージ電流の殆んど全てが前記PN
接合を通過するので、PN接合が破壊され易い。そこで
、従来は、ツェナーダイオードのサージ耐量を大きくす
るために、前記PN接合を大きくするか、ツェナーダイ
オードに直列に抵抗を接続することによって行なってい
た。
圧が入力した場合、サージ電流の殆んど全てが前記PN
接合を通過するので、PN接合が破壊され易い。そこで
、従来は、ツェナーダイオードのサージ耐量を大きくす
るために、前記PN接合を大きくするか、ツェナーダイ
オードに直列に抵抗を接続することによって行なってい
た。
しかし、前者の場合は定常状態での電流密度が小さくな
るのでツェナーノイズが問題になり、また素子面積が大
きくなってしまう欠点があった。後者の場合はツェナー
ダイオードの動作抵抗が大きくなる欠点があった。
るのでツェナーノイズが問題になり、また素子面積が大
きくなってしまう欠点があった。後者の場合はツェナー
ダイオードの動作抵抗が大きくなる欠点があった。
本発明は上記の事情に鑑みてなされたもので、素子面積
をあまシ大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナータイオードのサージ耐量を大きくし
得る半導体装置を提供するものである。
をあまシ大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナータイオードのサージ耐量を大きくし
得る半導体装置を提供するものである。
すなわち、本発明の半導体装置は、ツェナーダイオード
用のN−領域の島内にP g4域を拡散形成し、このP
領域内に一部が含まれるようにツェナーダイオードのN
+領領域形成し、とのN+領領域上記P領域とを短絡さ
せるようにカソードコンタクト部を形成し、前記P領域
およびN−領域をエミッタおよびペースとする寄生PN
P トランジスタを設けることによって、サージ電流が
太きいときにN+領領域抵抗成分による電圧降下を利用
して寄生トランジスタをオンさせ、タージ電流を吸収し
てツェナーダイオードのPN接合に過大電流が流れない
ようにしたものである。
用のN−領域の島内にP g4域を拡散形成し、このP
領域内に一部が含まれるようにツェナーダイオードのN
+領領域形成し、とのN+領領域上記P領域とを短絡さ
せるようにカソードコンタクト部を形成し、前記P領域
およびN−領域をエミッタおよびペースとする寄生PN
P トランジスタを設けることによって、サージ電流が
太きいときにN+領領域抵抗成分による電圧降下を利用
して寄生トランジスタをオンさせ、タージ電流を吸収し
てツェナーダイオードのPN接合に過大電流が流れない
ようにしたものである。
これによって、ツェナーダイオードのサージ4幇が大き
くなシ、また前述したようにP領域で囲まれた状態のN
+領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、P領域の追加のための素子面積の増大は極めて少な
い。
くなシ、また前述したようにP領域で囲まれた状態のN
+領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、P領域の追加のための素子面積の増大は極めて少な
い。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第2図(@) 、 (b)において、11はP形シリコ
ン基板、12はP+分離領域、13は上記戸分離領域1
2によシ囲まれたN−@域(島)、14は上言己N−領
域13内に拡散形成された戸アノード領域、15は同じ
く前記N″″領域13内で上記Pアノード領域14とは
離れて拡散形成されたP領域、16は同じく前記N−領
域13内で上記P領域I5と前記P+領域14とに一部
が含まれるように形成されたN+g域、17は前記P+
領域I4上のアノードコンタクト部、18は前記N+領
領域6およびP領域15を短絡するように上記内領域1
6.15上に連続的に形成されたカソードコンタクト部
、19は前記戸領域14の下方で前記シリコン基板JJ
上に形成されたN1込層である。なお、前記P領域15
は、上記ツェナーダイオードと同一基板11上にNPN
形トランジスタが形成される場合Vこは、そのペース拡
散と同時に形成される。
ン基板、12はP+分離領域、13は上記戸分離領域1
2によシ囲まれたN−@域(島)、14は上言己N−領
域13内に拡散形成された戸アノード領域、15は同じ
く前記N″″領域13内で上記Pアノード領域14とは
離れて拡散形成されたP領域、16は同じく前記N−領
域13内で上記P領域I5と前記P+領域14とに一部
が含まれるように形成されたN+g域、17は前記P+
領域I4上のアノードコンタクト部、18は前記N+領
領域6およびP領域15を短絡するように上記内領域1
6.15上に連続的に形成されたカソードコンタクト部
、19は前記戸領域14の下方で前記シリコン基板JJ
上に形成されたN1込層である。なお、前記P領域15
は、上記ツェナーダイオードと同一基板11上にNPN
形トランジスタが形成される場合Vこは、そのペース拡
散と同時に形成される。
上記構造のツェナーダイオードにおいては、P+領域1
4と耐領域16とのPN接合によシツエナー特性が得ら
れる。また、耐領域16のうちP領域I5に囲まれた部
分は抵抗成分子を持つているので、アノードコンタクト
部17とカソードコンタクト部18との間の等価回路は
第2図(C)に示すようになる。したがって、カソード
コンタクト部I8に正極性のサージ電圧が入力してサー
ジ電流がN+領域I6→前記PN接合→戸領域14→ア
ノードコンタクト部17に流れるときに上記抵抗成分子
によυ市、圧降下が生じる。そして、この亀1圧降下が
(P領域J5、N−領域13、基板11)を(エミッタ
、ペース、コレクタ)とする寄生PNP )ランジスタ
Q、のエミッタ・ベース間バイアスとなるので、上記電
圧降下が上記寄生トランジスタQ、をオンさせるまで増
加すると、前記PN接合へ流れる〜4流が制限される。
4と耐領域16とのPN接合によシツエナー特性が得ら
れる。また、耐領域16のうちP領域I5に囲まれた部
分は抵抗成分子を持つているので、アノードコンタクト
部17とカソードコンタクト部18との間の等価回路は
第2図(C)に示すようになる。したがって、カソード
コンタクト部I8に正極性のサージ電圧が入力してサー
ジ電流がN+領域I6→前記PN接合→戸領域14→ア
ノードコンタクト部17に流れるときに上記抵抗成分子
によυ市、圧降下が生じる。そして、この亀1圧降下が
(P領域J5、N−領域13、基板11)を(エミッタ
、ペース、コレクタ)とする寄生PNP )ランジスタ
Q、のエミッタ・ベース間バイアスとなるので、上記電
圧降下が上記寄生トランジスタQ、をオンさせるまで増
加すると、前記PN接合へ流れる〜4流が制限される。
これによって、ツェナーダイオードのPN接合がサージ
入力による過大電流から保護されるようになり、換言す
ればサージ耐量が大きくなっている。
入力による過大電流から保護されるようになり、換言す
ればサージ耐量が大きくなっている。
なお、上記実施例では、基板JJの低抵抗化を図るため
のN+埋込層19を戸領域14の下方にのみ設けたが、
さらにP領域I5の下方に延長して設けるようにしても
よい。これによ、って、寄生PNP )ランジスタQ、
のhyzが小さくなるけれども、前記実施例とほぼ同様
な効果が得られる。また、寄生PNP )ランジスタと
しては、第3図に示すようにN−領域13上でP領域1
5に対向するように横方向にP領域30を形成して基板
11と同電位にすることによって、ラテラルトランジス
タを構成するようにしてもよい。
のN+埋込層19を戸領域14の下方にのみ設けたが、
さらにP領域I5の下方に延長して設けるようにしても
よい。これによ、って、寄生PNP )ランジスタQ、
のhyzが小さくなるけれども、前記実施例とほぼ同様
な効果が得られる。また、寄生PNP )ランジスタと
しては、第3図に示すようにN−領域13上でP領域1
5に対向するように横方向にP領域30を形成して基板
11と同電位にすることによって、ラテラルトランジス
タを構成するようにしてもよい。
なお、第3図中第2図(、)と同一部分には同一符号を
付している。
付している。
上述したように本発明の半導体装置によれは、ツェナー
ダイオード用のN−領域の島内にP領域を拡散形成し、
このP領域内に一部が金遣れるようにツェナーダイオー
ドのN領域を形成し、このN+領領域上記P領域とを短
絡させるようにカソードコンタクト部を形成し、前記P
領域およびN−領域をエミッタおよびベースとする寄生
PNPトランジスタを設けることによって、サージ電流
が大きいときにN+領領域抵抗成分による電圧降下を利
用して寄生トランジスタをオンさせ、サージ電流を吸収
してツェナーダイオードのPN接合に過大電流が流れな
いようにしたものである。
ダイオード用のN−領域の島内にP領域を拡散形成し、
このP領域内に一部が金遣れるようにツェナーダイオー
ドのN領域を形成し、このN+領領域上記P領域とを短
絡させるようにカソードコンタクト部を形成し、前記P
領域およびN−領域をエミッタおよびベースとする寄生
PNPトランジスタを設けることによって、サージ電流
が大きいときにN+領領域抵抗成分による電圧降下を利
用して寄生トランジスタをオンさせ、サージ電流を吸収
してツェナーダイオードのPN接合に過大電流が流れな
いようにしたものである。
これによって、ツェナーダイオードのサージ耐量が大き
くなシ、また前述したようにP領域で囲まれた状態のN
+領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、P領域の追加のだめの素子面積の増大は極めて少な
い。また、従来のようにPN接合を特に大きくする必要
はなくなるので、ツェナーノイズ等の問題もなく、素子
面積が大きくなる問題もない。また、従来のようにツェ
ナーダイオードに直列に抵抗を接続する必要もなくなる
ので、ツェナーダイオードの動作抵抗が大きくなること
もない、2なお、上記各実施例は寄生トランジスタとし
てPNP形を利用したが、第4図および第5図の半導体
装置ではそれぞれ寄生トランジスタとしてNPN形を利
用している。即ち、第4図の半導体装置においては、N
−領域13内にP−領域41が形成され、このP−領域
41内にN+領域42が形成されると共にとのN+領域
42に接して戸領域43が上記P−領領域1よシも深く
形成されている。44は前記N−領域13内で上記P−
領領域1および戸領域43内に一部が含まれるように形
成された炉領域である。そして、アノードコンタクト部
45は、前記P−領領域1およびN+領域42を短絡す
るように上記両領域41゜42上に連続的に形成されて
おシ、カソードコンタクト部46は前記N+領域44上
に形成されている。なお、I Z + 22 + ’
9は第2図中と同様のP形シリコン基板、P+分離領域
、耐埋込層である。
くなシ、また前述したようにP領域で囲まれた状態のN
+領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、P領域の追加のだめの素子面積の増大は極めて少な
い。また、従来のようにPN接合を特に大きくする必要
はなくなるので、ツェナーノイズ等の問題もなく、素子
面積が大きくなる問題もない。また、従来のようにツェ
ナーダイオードに直列に抵抗を接続する必要もなくなる
ので、ツェナーダイオードの動作抵抗が大きくなること
もない、2なお、上記各実施例は寄生トランジスタとし
てPNP形を利用したが、第4図および第5図の半導体
装置ではそれぞれ寄生トランジスタとしてNPN形を利
用している。即ち、第4図の半導体装置においては、N
−領域13内にP−領域41が形成され、このP−領域
41内にN+領域42が形成されると共にとのN+領域
42に接して戸領域43が上記P−領領域1よシも深く
形成されている。44は前記N−領域13内で上記P−
領領域1および戸領域43内に一部が含まれるように形
成された炉領域である。そして、アノードコンタクト部
45は、前記P−領領域1およびN+領域42を短絡す
るように上記両領域41゜42上に連続的に形成されて
おシ、カソードコンタクト部46は前記N+領域44上
に形成されている。なお、I Z + 22 + ’
9は第2図中と同様のP形シリコン基板、P+分離領域
、耐埋込層である。
上記構造においては、P+領域43はP−領域41を介
してアノードコンタクト部45に接続されておシ、上記
P+領域43とN+領域44とのPN接合によυツェナ
ー特性が得られる。いま、カソードコンタクト部46に
正極性のサージ電圧が入力すると、サージ11流が1領
域44→P+領域43→P−領域4I→アノードコンタ
クトs45に流れる。そして、P−領域41の抵抗成分
子による電圧降下が、(N−領域13、P−領域41、
N+領域42)が(コレクタ、ベース、エミッタ)とな
るNPN形の寄生トランジスタQNのベース・エミッタ
間バイアスとガる。したがって、アノードコンタクト部
45とカソードコンタクト部46との間の等価回路は第
4図(C)に示すようになp1前記電圧降下が上記寄生
NPNトランジスタQNをオンさせるまで増加すると、
前記PN接合に流れる[流が制限されるようになる。な
お、寄生トランジスタQNのコレクタ電流はカソードコ
ンタクト部46→N+領域44→N−領域13およびN
+埋込層J9→P−領域41→N+領域42→アノ一ド
コンタクト部45の経路に流れる。
してアノードコンタクト部45に接続されておシ、上記
P+領域43とN+領域44とのPN接合によυツェナ
ー特性が得られる。いま、カソードコンタクト部46に
正極性のサージ電圧が入力すると、サージ11流が1領
域44→P+領域43→P−領域4I→アノードコンタ
クトs45に流れる。そして、P−領域41の抵抗成分
子による電圧降下が、(N−領域13、P−領域41、
N+領域42)が(コレクタ、ベース、エミッタ)とな
るNPN形の寄生トランジスタQNのベース・エミッタ
間バイアスとガる。したがって、アノードコンタクト部
45とカソードコンタクト部46との間の等価回路は第
4図(C)に示すようになp1前記電圧降下が上記寄生
NPNトランジスタQNをオンさせるまで増加すると、
前記PN接合に流れる[流が制限されるようになる。な
お、寄生トランジスタQNのコレクタ電流はカソードコ
ンタクト部46→N+領域44→N−領域13およびN
+埋込層J9→P−領域41→N+領域42→アノ一ド
コンタクト部45の経路に流れる。
第5図の半導体装置においては、第4図に比べてアノー
ドコンタクト部5IをN+領域42上に形成し、N+領
域42と戸領域43とを短絡するように両領域42.4
3上に連続的に短絡用コンタクト部52を形成した点が
異なり、その他は同じであるから第5図中第4図と同一
部分には同一符号を付している。
ドコンタクト部5IをN+領域42上に形成し、N+領
域42と戸領域43とを短絡するように両領域42.4
3上に連続的に短絡用コンタクト部52を形成した点が
異なり、その他は同じであるから第5図中第4図と同一
部分には同一符号を付している。
上記構造においては、戸領域43は短絡用コンタクト部
52およびN+領域42を介してアノードコンタクト部
51に接続されておυ N+領域42内のコンタクト部
51.52相互間に抵抗成分子が存在している。したが
って、カソードコンタクト部46に正極性のサージ電圧
が入力したとき、サージ電流がN+領領域44→ピ領域
43→短絡コンタクト部52→N+領域42→アノード
コンタクト部51に流れ、上記抵抗成分子による電圧降
下が(N−領域I3、P−領域41、N+領域42)が
(コレクタ、ペース、エミッタ)となるNPN形の寄生
トランジスタQNのベース・工i、タ間バイアスとなる
。アノードコンタクト部51とカソードコンタクト部4
6との間の等価回路は第5図(c)に示すようになシ、
前記電圧降下が寄生NPN )ランジスタQNをオンさ
せるまで増加すると、(P領域43、N+領域44)の
PN接合に流れる電流が制限されるようになる・ 〔発明の効果〕 上述したように本発明の半導体装置によれば、素子面積
をあまり大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナーダイオードのサージ耐量を大きくす
ることができる。
52およびN+領域42を介してアノードコンタクト部
51に接続されておυ N+領域42内のコンタクト部
51.52相互間に抵抗成分子が存在している。したが
って、カソードコンタクト部46に正極性のサージ電圧
が入力したとき、サージ電流がN+領領域44→ピ領域
43→短絡コンタクト部52→N+領域42→アノード
コンタクト部51に流れ、上記抵抗成分子による電圧降
下が(N−領域I3、P−領域41、N+領域42)が
(コレクタ、ペース、エミッタ)となるNPN形の寄生
トランジスタQNのベース・工i、タ間バイアスとなる
。アノードコンタクト部51とカソードコンタクト部4
6との間の等価回路は第5図(c)に示すようになシ、
前記電圧降下が寄生NPN )ランジスタQNをオンさ
せるまで増加すると、(P領域43、N+領域44)の
PN接合に流れる電流が制限されるようになる・ 〔発明の効果〕 上述したように本発明の半導体装置によれば、素子面積
をあまり大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナーダイオードのサージ耐量を大きくす
ることができる。
第1図(a) 、 (b)は従来の半導体装置のツェナ
ーダイオード部分を示す平面図および断面図、第2図は
本発明に係る半導体装置の一実施例を示すもので、同図
(、)は平面図、同図(b)は断面図、同図(C)は等
価回路図、第3図は同じく他の実施例を示す平面図、第
4図および第5図はさらに別の半導体装置を示すもので
、同図(a)は平面図、同図(b)は断面図、同図(C
)は等価回路図である。 II・・・基板、12・・・P分離領域、13・・・N
−領域、14・・・P領域、I5・・・P領域、16・
・・N+領領域17・・・アノードコンタクト部、18
・・・カソードコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦(C) 第4図
ーダイオード部分を示す平面図および断面図、第2図は
本発明に係る半導体装置の一実施例を示すもので、同図
(、)は平面図、同図(b)は断面図、同図(C)は等
価回路図、第3図は同じく他の実施例を示す平面図、第
4図および第5図はさらに別の半導体装置を示すもので
、同図(a)は平面図、同図(b)は断面図、同図(C
)は等価回路図である。 II・・・基板、12・・・P分離領域、13・・・N
−領域、14・・・P領域、I5・・・P領域、16・
・・N+領領域17・・・アノードコンタクト部、18
・・・カソードコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦(C) 第4図
Claims (1)
- P形半導体基板上にツェナーダイオード用の島として分
離形成され?N−領域と、とのN−領域にそれぞれ拡散
形成されたP+領域およびP領域と、これらのP+領域
およびP領域に一部が含まれるように前記N−領域内に
形成されたN+領領域、このN+領領域よび前記P 1
3域を短絡するようにこれらの面領域上に設けられるカ
ソードコンタクト部と、前記P+領域上に設けられるア
ノードコンタクト部と、前記P領域およびN−領域をエ
ミッタおよびペースとする寄生PNP トランジスタと
を具備してなることを%徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57178807A JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
US06/539,138 US4599631A (en) | 1982-10-12 | 1983-10-05 | Semiconductor apparatus having a zener diode integral with a resistor-transistor combination |
DE19833337156 DE3337156A1 (de) | 1982-10-12 | 1983-10-12 | Halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57178807A JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5967670A true JPS5967670A (ja) | 1984-04-17 |
Family
ID=16054992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57178807A Pending JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
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JP (1) | JPS5967670A (ja) |
DE (1) | DE3337156A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE3610328A1 (de) * | 1985-03-30 | 1986-10-02 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Zenerdiode |
JPS61201353U (ja) * | 1985-06-04 | 1986-12-17 |
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-
1982
- 1982-10-12 JP JP57178807A patent/JPS5967670A/ja active Pending
-
1983
- 1983-10-05 US US06/539,138 patent/US4599631A/en not_active Expired - Lifetime
- 1983-10-12 DE DE19833337156 patent/DE3337156A1/de active Granted
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Also Published As
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DE3337156C2 (ja) | 1988-11-17 |
DE3337156A1 (de) | 1984-04-12 |
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