JPH10189761A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10189761A JPH10189761A JP8340305A JP34030596A JPH10189761A JP H10189761 A JPH10189761 A JP H10189761A JP 8340305 A JP8340305 A JP 8340305A JP 34030596 A JP34030596 A JP 34030596A JP H10189761 A JPH10189761 A JP H10189761A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】面積効率が良く、静電破壊耐量の大きい入出力
保護素子を有する半導体装置を提供する。 【解決手段】比抵抗が15Ωcm程度のp基板101の
表面層に、燐イオンの注入および熱処理によりnツェナ
ー領域103を形成して、p基板−nツェナーダイオー
ド109が構成される。そのnツェナー領域103の表
面層にほう素イオンの注入および熱処理によりpアノー
ド領域105を形成して、pアノード−nツェナーダイ
オード108が構成される。このpアノード領域105
は、アノード電極107によって、p基板101の表面
層のp+ ピックアップ領域102と接続され、p基板1
01はGND電位に固定される。nツェナー領域103
の表面層に形成されたn+ カソード領域104の表面上
に設けられたカソード電極106は図示されない出力端
子に接続される。
保護素子を有する半導体装置を提供する。 【解決手段】比抵抗が15Ωcm程度のp基板101の
表面層に、燐イオンの注入および熱処理によりnツェナ
ー領域103を形成して、p基板−nツェナーダイオー
ド109が構成される。そのnツェナー領域103の表
面層にほう素イオンの注入および熱処理によりpアノー
ド領域105を形成して、pアノード−nツェナーダイ
オード108が構成される。このpアノード領域105
は、アノード電極107によって、p基板101の表面
層のp+ ピックアップ領域102と接続され、p基板1
01はGND電位に固定される。nツェナー領域103
の表面層に形成されたn+ カソード領域104の表面上
に設けられたカソード電極106は図示されない出力端
子に接続される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の静電
破壊対策に関し、特に入出力端子の静電破壊防止のため
の保護素子を有する半導体装置に関する。
破壊対策に関し、特に入出力端子の静電破壊防止のため
の保護素子を有する半導体装置に関する。
【0002】
【従来の技術】現在、入出力端子の静電破壊対策として
は、nウェル−p基板ダイオードや、MOSFETの寄
生ダイオードを保護素子として利用するという方法があ
る。図3は、p基板−nウェルダイオードをもつ従来の
半導体装置のダイオード部分の断面図である。p基板3
01の表面層にnウェル領域311が形成され、p基板
−nウェルダイオード312が構成されている。nウェ
ル領域311内に形成された高濃度のnカソード領域3
04に接触するカソード電極306が設けられ、図示さ
れない入出力端子と接続されている。p基板301の別
の表面部分に高濃度のp+ ピックアップ領域302が形
成され、その表面に接触して設けられたアノード電極3
07は、接地されている。310は酸化膜である。
は、nウェル−p基板ダイオードや、MOSFETの寄
生ダイオードを保護素子として利用するという方法があ
る。図3は、p基板−nウェルダイオードをもつ従来の
半導体装置のダイオード部分の断面図である。p基板3
01の表面層にnウェル領域311が形成され、p基板
−nウェルダイオード312が構成されている。nウェ
ル領域311内に形成された高濃度のnカソード領域3
04に接触するカソード電極306が設けられ、図示さ
れない入出力端子と接続されている。p基板301の別
の表面部分に高濃度のp+ ピックアップ領域302が形
成され、その表面に接触して設けられたアノード電極3
07は、接地されている。310は酸化膜である。
【0003】図4は、MOSダイオードをもつ別の半導
体装置のダイオード部分の部分断面図である。p基板4
01の表面層にnウェル領域411が形成され、そのn
ウェル領域411内にpソース領域420、pドレイン
領域419が形成され、その間の表面上にゲート酸化膜
426を介して多結晶シリコンからなるゲート電極層4
22が設けられ、pチャネルMOSFETが構成されて
いる。421は高濃度のn+ ピックアップ領域であり、
pソース領域420と共通のソース電極423を有して
いる。ソース電極423は、ゲート電極層422にも接
続された例である。また、p基板401の表面層の別の
部分にpウェル領域413が形成され、そのpウェル領
域413内にnソース領域414、nドレイン領域41
5が形成され、その間の表面上にゲート酸化膜427を
介して多結晶シリコンからなるゲート電極層416が設
けられ、nチャネルMOSFETが構成されている。4
02は高濃度のp+ ピックアップ領域であり、nソース
領域414と共通のソース電極417を有している。こ
の例では、ソース電極417が、ゲート電極層416に
も接続されている。pチャネルMOSFETのpドレイ
ン領域419とnチャネルMOSFETのnドレイン領
域415とに共通に接触するドレイン電極418は入出
力端子と接続されている。pウェル領域413とnドレ
イン領域415とでpウェル−nドレインダイオード4
24が、またpドレイン領域419とnウェル領域41
1とでpドレイン−nウェルダイオード425がそれぞ
れ構成され入出力端子からの静電破壊防止用の保護素子
となっている。
体装置のダイオード部分の部分断面図である。p基板4
01の表面層にnウェル領域411が形成され、そのn
ウェル領域411内にpソース領域420、pドレイン
領域419が形成され、その間の表面上にゲート酸化膜
426を介して多結晶シリコンからなるゲート電極層4
22が設けられ、pチャネルMOSFETが構成されて
いる。421は高濃度のn+ ピックアップ領域であり、
pソース領域420と共通のソース電極423を有して
いる。ソース電極423は、ゲート電極層422にも接
続された例である。また、p基板401の表面層の別の
部分にpウェル領域413が形成され、そのpウェル領
域413内にnソース領域414、nドレイン領域41
5が形成され、その間の表面上にゲート酸化膜427を
介して多結晶シリコンからなるゲート電極層416が設
けられ、nチャネルMOSFETが構成されている。4
02は高濃度のp+ ピックアップ領域であり、nソース
領域414と共通のソース電極417を有している。こ
の例では、ソース電極417が、ゲート電極層416に
も接続されている。pチャネルMOSFETのpドレイ
ン領域419とnチャネルMOSFETのnドレイン領
域415とに共通に接触するドレイン電極418は入出
力端子と接続されている。pウェル領域413とnドレ
イン領域415とでpウェル−nドレインダイオード4
24が、またpドレイン領域419とnウェル領域41
1とでpドレイン−nウェルダイオード425がそれぞ
れ構成され入出力端子からの静電破壊防止用の保護素子
となっている。
【0004】
【発明が解決しようとする課題】しかし、図3のp基板
−nウェルダイオード312では、内部抵抗が大きいた
め、入出力端子からの静電パルスを十分に吸収するに
は、大面積が必要となる。また、図4のMOSダイオー
ドでは、nチャネルMOSFETとpチャネルMOSF
ETとを用いることで、正/負パルスに対応できるが、
pウェル−nドレインダイオード424、pドレイン−
nウェルダイオード425ともに、上記図3のp基板−
nウェルダイオードと同様に、内部抵抗が大きいために
広いダイオード面積が必要となる。また、pドレイン領
域419、nウェル領域411、pウェル領域413お
よびnソース領域414の四層構造がラッチアップして
しまうことがあった。
−nウェルダイオード312では、内部抵抗が大きいた
め、入出力端子からの静電パルスを十分に吸収するに
は、大面積が必要となる。また、図4のMOSダイオー
ドでは、nチャネルMOSFETとpチャネルMOSF
ETとを用いることで、正/負パルスに対応できるが、
pウェル−nドレインダイオード424、pドレイン−
nウェルダイオード425ともに、上記図3のp基板−
nウェルダイオードと同様に、内部抵抗が大きいために
広いダイオード面積が必要となる。また、pドレイン領
域419、nウェル領域411、pウェル領域413お
よびnソース領域414の四層構造がラッチアップして
しまうことがあった。
【0005】以上の問題に鑑み本発明の目的は、面積効
率が良く、静電破壊耐量の大きい入出力保護素子を有す
る半導体装置を提供することにある。
率が良く、静電破壊耐量の大きい入出力保護素子を有す
る半導体装置を提供することにある。
【0006】
【課題を解決するための手段】上記課題解決のため本発
明の半導体装置は、第一導電型半導体基板の表面層に形
成された第二導電型ツェナー領域と、その第二導電型ツ
ェナー領域の内部に形成された第一導電型アノード領域
と、前記半導体基板と第一導電型アノード領域とに共通
に接触して設けられかつ接地されたアノード電極とを有
し、前記第一導電型ツェナー領域の表面に設けられたカ
ソード電極を入出力端子と接続するものとする。
明の半導体装置は、第一導電型半導体基板の表面層に形
成された第二導電型ツェナー領域と、その第二導電型ツ
ェナー領域の内部に形成された第一導電型アノード領域
と、前記半導体基板と第一導電型アノード領域とに共通
に接触して設けられかつ接地されたアノード電極とを有
し、前記第一導電型ツェナー領域の表面に設けられたカ
ソード電極を入出力端子と接続するものとする。
【0007】そのようにすれば、第一導電型半導体基板
−第二導電型ツェナー領域ダイオードおよび、第一導電
型アノード領域−第二導電型ツェナー領域ダイオードが
形成され、入出力端子の正/負パルスに対応できる。ま
た、第二導電型ツェナー領域を内包する第二導電型ウェ
ル領域を有するものとすることもできる。
−第二導電型ツェナー領域ダイオードおよび、第一導電
型アノード領域−第二導電型ツェナー領域ダイオードが
形成され、入出力端子の正/負パルスに対応できる。ま
た、第二導電型ツェナー領域を内包する第二導電型ウェ
ル領域を有するものとすることもできる。
【0008】そのようにすれば、形成される第一導電型
半導体基板−第二導電型ツェナー領域ダイオード、第一
導電型アノード領域−第二導電型ウェル領域ダイオード
の内部抵抗が低減される。特に、第二導電型ツェナー領
域の表面不純物濃度が1×1018cm-3以上であるもの
とする。
半導体基板−第二導電型ツェナー領域ダイオード、第一
導電型アノード領域−第二導電型ウェル領域ダイオード
の内部抵抗が低減される。特に、第二導電型ツェナー領
域の表面不純物濃度が1×1018cm-3以上であるもの
とする。
【0009】pn接合の降伏電圧は、pn接合を構成す
る低濃度側の不純物濃度に大きく依存し、その不純物濃
度が高い程、降伏電圧は低くなる[例えば、A.S.グロー
ブ著、垂井康夫監訳:半導体デバイスの基礎 216頁、マ
グロウヒル社 (1986) 参照]。低濃度側である第二導電
型ツェナー領域の表面不純物濃度が1×1018cm-3以
上であれば、第一導電型アノード領域−第二導電型ツェ
ナー領域ダイオードの降伏はツェナー降伏が主となり、
降伏電圧がほぼ10V以下となるため、低電圧のパルス
でも吸収できる。また、低濃度側の不純物濃度が高い
程、ダイオードの内部抵抗が低くなる。
る低濃度側の不純物濃度に大きく依存し、その不純物濃
度が高い程、降伏電圧は低くなる[例えば、A.S.グロー
ブ著、垂井康夫監訳:半導体デバイスの基礎 216頁、マ
グロウヒル社 (1986) 参照]。低濃度側である第二導電
型ツェナー領域の表面不純物濃度が1×1018cm-3以
上であれば、第一導電型アノード領域−第二導電型ツェ
ナー領域ダイオードの降伏はツェナー降伏が主となり、
降伏電圧がほぼ10V以下となるため、低電圧のパルス
でも吸収できる。また、低濃度側の不純物濃度が高い
程、ダイオードの内部抵抗が低くなる。
【0010】そして、第二導電型ツェナー領域と第一導
電型アノード領域とからなるツェナーダイオードにおい
て、その降伏電圧が6V以下であるものとすれば、それ
だけ低電圧のパルスでも吸収でき、また、内部抵抗が低
くなる。
電型アノード領域とからなるツェナーダイオードにおい
て、その降伏電圧が6V以下であるものとすれば、それ
だけ低電圧のパルスでも吸収でき、また、内部抵抗が低
くなる。
【0011】
【発明の実施の形態】以下実施例に基づき本発明の実施
の形態を説明する。 [実施例1]図1は、本発明第一の実施例の半導体装置
の保護素子部分の断面図である。比抵抗が15Ωcm程
度のp基板101の表面層に、燐イオンの注入および熱
処理によりnツェナー領域103を形成して、p基板−
nツェナーダイオード109が構成される。このnツェ
ナー領域103のドース量は1×1014cm-2程度であ
り、拡散後その表面濃度が、約1×1018cm-3、拡散
深さ約1.5μmとなる。そして、nツェナー領域10
3の表面層にほう素イオンの注入および熱処理によりp
アノード領域105を形成して、pアノード−nツェナ
ーダイオード108が構成される。pアノード領域10
5の表面濃度は、約3×1019cm -3、拡散深さは約
0.4μmである。このpアノード領域105は、アノ
ード電極107によって、p基板101の表面層のp+
ピックアップ領域102と接続され、p基板101はG
ND電位に固定される。nツェナー領域103の表面層
に形成されたn+ カソード領域104の表面に接触して
設けられたカソード電極106は図示されない出力端子
に接続される。p+ ピックアップ領域102、n + カソ
ード領域104は、いずれも電極接触のための高不純物
濃度の領域で、例えばp+ ピックアップ領域102は
0.4μm、n+ カソード領域104は0.25μmの
拡散深さである。110は酸化膜である。アノード電極
107、カソード電極106は、ともに例えばアルミニ
ウム合金からなり、半導体装置の他の電極と同時に形成
される。
の形態を説明する。 [実施例1]図1は、本発明第一の実施例の半導体装置
の保護素子部分の断面図である。比抵抗が15Ωcm程
度のp基板101の表面層に、燐イオンの注入および熱
処理によりnツェナー領域103を形成して、p基板−
nツェナーダイオード109が構成される。このnツェ
ナー領域103のドース量は1×1014cm-2程度であ
り、拡散後その表面濃度が、約1×1018cm-3、拡散
深さ約1.5μmとなる。そして、nツェナー領域10
3の表面層にほう素イオンの注入および熱処理によりp
アノード領域105を形成して、pアノード−nツェナ
ーダイオード108が構成される。pアノード領域10
5の表面濃度は、約3×1019cm -3、拡散深さは約
0.4μmである。このpアノード領域105は、アノ
ード電極107によって、p基板101の表面層のp+
ピックアップ領域102と接続され、p基板101はG
ND電位に固定される。nツェナー領域103の表面層
に形成されたn+ カソード領域104の表面に接触して
設けられたカソード電極106は図示されない出力端子
に接続される。p+ ピックアップ領域102、n + カソ
ード領域104は、いずれも電極接触のための高不純物
濃度の領域で、例えばp+ ピックアップ領域102は
0.4μm、n+ カソード領域104は0.25μmの
拡散深さである。110は酸化膜である。アノード電極
107、カソード電極106は、ともに例えばアルミニ
ウム合金からなり、半導体装置の他の電極と同時に形成
される。
【0012】ここで、図1(a)の保護素子部分の等価
回路と、pアノード−nツェナーダイオード108、p
基板−nツェナーダイオード109の電気特性とをそれ
ぞれ図1(b)、(c)に示す。図1(b)のようにp
アノード−nツェナーダイオード108と、p基板−n
ツェナーダイオード109とは、並列に接続されたダイ
オードである。そしてこれらのダイオードは、図1
(c)に見られるように、逆方向特性はいうまでもな
く、順方向特性でもpアノード−nツェナーダイオード
108の方が内部抵抗が非常に小さくなっている。pア
ノード領域105、nツェナー領域103ともに高濃度
であるため、pアノード−nツェナーダイオード108
の降伏電圧は約6Vであり、一方、p基板−nツェナー
ダイオード109の降伏電圧は50V以上である。
回路と、pアノード−nツェナーダイオード108、p
基板−nツェナーダイオード109の電気特性とをそれ
ぞれ図1(b)、(c)に示す。図1(b)のようにp
アノード−nツェナーダイオード108と、p基板−n
ツェナーダイオード109とは、並列に接続されたダイ
オードである。そしてこれらのダイオードは、図1
(c)に見られるように、逆方向特性はいうまでもな
く、順方向特性でもpアノード−nツェナーダイオード
108の方が内部抵抗が非常に小さくなっている。pア
ノード領域105、nツェナー領域103ともに高濃度
であるため、pアノード−nツェナーダイオード108
の降伏電圧は約6Vであり、一方、p基板−nツェナー
ダイオード109の降伏電圧は50V以上である。
【0013】カソード電極106と接続された入出力端
子に入ってくる静電パルスとしては、正のパルスと負の
パルスとがある。正のパルスが印加された場合、p基板
−nツェナーダイオード109の耐圧は50V以上であ
るため、パルスはpアノード−nツェナーダイオード1
08で吸収される。このとき、pアノード−nツェナー
ダイオード108のツェナー電圧は約6Vと低く、更
に、pアノード領域105、nカソード領域ともに高濃
度であるため、内部抵抗が低く接合容量として非常に強
い。
子に入ってくる静電パルスとしては、正のパルスと負の
パルスとがある。正のパルスが印加された場合、p基板
−nツェナーダイオード109の耐圧は50V以上であ
るため、パルスはpアノード−nツェナーダイオード1
08で吸収される。このとき、pアノード−nツェナー
ダイオード108のツェナー電圧は約6Vと低く、更
に、pアノード領域105、nカソード領域ともに高濃
度であるため、内部抵抗が低く接合容量として非常に強
い。
【0014】また、負のパルスが印加された場合、前記
二つのダイオードともに順方向バイアスされるが、前述
したようにpアノード−nツェナーダイオード108の
内部抵抗が非常に小さくなっているため、主に、このp
アノード−nツェナーダイオード108においてこのパ
ルスを吸収する。正のパルスの場合と同様にこの接合容
量は非常に強い。
二つのダイオードともに順方向バイアスされるが、前述
したようにpアノード−nツェナーダイオード108の
内部抵抗が非常に小さくなっているため、主に、このp
アノード−nツェナーダイオード108においてこのパ
ルスを吸収する。正のパルスの場合と同様にこの接合容
量は非常に強い。
【0015】以上のように保護素子を構成した半導体装
置の静電破壊耐量試験(EIAJED−4701−1)
をおこなった。その結果、静電破壊耐量は向上し、マシ
ンモードで500V以上、人体モードで3000V以上
を確保できた。また、本構造ではMOSダイオード保護
素子の場合のようにラッチアップは生じない。
置の静電破壊耐量試験(EIAJED−4701−1)
をおこなった。その結果、静電破壊耐量は向上し、マシ
ンモードで500V以上、人体モードで3000V以上
を確保できた。また、本構造ではMOSダイオード保護
素子の場合のようにラッチアップは生じない。
【0016】また、保護素子に要する面積も従来のMO
Sダイオードに比較し、約50%低減できた。 [実施例2]図2は、第二の実施例の半導体装置におけ
る保護素子部分の部分断面図である。この例では、実施
例1の構造に対して、nウェル領域211が層が追加さ
れている。nウェル領域211は半導体装置の他の構成
部分と同時に形成されることが多く、例えば、表面不純
物濃度が3×1017cm-3、拡散深さが4μmである。
Sダイオードに比較し、約50%低減できた。 [実施例2]図2は、第二の実施例の半導体装置におけ
る保護素子部分の部分断面図である。この例では、実施
例1の構造に対して、nウェル領域211が層が追加さ
れている。nウェル領域211は半導体装置の他の構成
部分と同時に形成されることが多く、例えば、表面不純
物濃度が3×1017cm-3、拡散深さが4μmである。
【0017】従って、この場合の保護素子としては、p
アノード領域205とnツェナー領域203とからなる
pアノード−nツェナーダイオード208は実施例1と
同じであるが、そのダイオード208と並列になるの
は、p基板201とnウェル領域211とからなるp基
板−nウェルダイオード212である。この実施例2の
半導体装置においても、静電破壊耐量の顕著な向上が見
られた。これは、このp基板−nウェルダイオード21
2の耐圧が、約200Vと非常に高くなり、内部抵抗が
実施例1のp基板−nツェナーダイオード109と比較
しても大きくなったこと、一方、pアノード領域205
とnツェナー領域203との間のpn接合部におけるn
ツェナー領域203の不純物濃度は、実施例1の場合よ
り高くなるため、pアノード−nツェナーダイオード2
08の耐圧は更に低くなったこと、そして内部抵抗も一
層小さくなったことによって、このpアノード−nツェ
ナーダイオード208の寄与度が増大したためである。
アノード領域205とnツェナー領域203とからなる
pアノード−nツェナーダイオード208は実施例1と
同じであるが、そのダイオード208と並列になるの
は、p基板201とnウェル領域211とからなるp基
板−nウェルダイオード212である。この実施例2の
半導体装置においても、静電破壊耐量の顕著な向上が見
られた。これは、このp基板−nウェルダイオード21
2の耐圧が、約200Vと非常に高くなり、内部抵抗が
実施例1のp基板−nツェナーダイオード109と比較
しても大きくなったこと、一方、pアノード領域205
とnツェナー領域203との間のpn接合部におけるn
ツェナー領域203の不純物濃度は、実施例1の場合よ
り高くなるため、pアノード−nツェナーダイオード2
08の耐圧は更に低くなったこと、そして内部抵抗も一
層小さくなったことによって、このpアノード−nツェ
ナーダイオード208の寄与度が増大したためである。
【0018】
【発明の効果】以上説明したように本発明によれば、第
一導電型半導体基板の表面層に高濃度の第二導電型ツェ
ナー領域を形成し、第一導電型半導体基板−第二導電型
ツェナー領域ダイオードと、第一導電型アノード領域−
第二導電型ツェナー領域ダイオードとを並列に設けるこ
とによって、静電破壊耐量の強い、素子面積の小さい入
出力保護素子を形成できる。また、ラッチアップに対し
ても非常に強い半導体装置となる。
一導電型半導体基板の表面層に高濃度の第二導電型ツェ
ナー領域を形成し、第一導電型半導体基板−第二導電型
ツェナー領域ダイオードと、第一導電型アノード領域−
第二導電型ツェナー領域ダイオードとを並列に設けるこ
とによって、静電破壊耐量の強い、素子面積の小さい入
出力保護素子を形成できる。また、ラッチアップに対し
ても非常に強い半導体装置となる。
【図1】(a)は本発明第一の実施例の半導体装置の保
護素子部分の断面図、(b)はその等価回路図、(c)
は電気特性図
護素子部分の断面図、(b)はその等価回路図、(c)
は電気特性図
【図2】本発明第二の実施例の半導体装置の保護素子部
分の断面図
分の断面図
【図3】p基板−nウェルダイオードをもつ従来例の部
分断面図
分断面図
【図4】MOSダイオードをもつ従来例の部分断面図
101、201、301、401 p基板 102、202、302、402 p+ ピックアップ領
域 103、203 nツェナー領域 104、204、304 n+ カソード領域 105、205 pアノード領域 106、206、306 カソード電極 107、207、307 アノード電極 108、208 pアノード−nツェナーダイ
オード 109 p基板−nツェナーダイオー
ド 110、210、310、410 酸化膜 211、311、411 nウェル領域 412、312 p基板−nウェルダイオード 413 pウェル領域 414 nソース領域 415 nドレイン領域 416 ゲート電極 417 ソース電極 418 入出力端子 419 pドレイン領域 420 pソース領域 421 n+ ピックアップ領域 422 ゲート電極 423 ソース電極 424 pウェル−nドレインダイオ
ード 425 pドレイン−nウェルダイオ
ード 426、427 ゲート酸化膜
域 103、203 nツェナー領域 104、204、304 n+ カソード領域 105、205 pアノード領域 106、206、306 カソード電極 107、207、307 アノード電極 108、208 pアノード−nツェナーダイ
オード 109 p基板−nツェナーダイオー
ド 110、210、310、410 酸化膜 211、311、411 nウェル領域 412、312 p基板−nウェルダイオード 413 pウェル領域 414 nソース領域 415 nドレイン領域 416 ゲート電極 417 ソース電極 418 入出力端子 419 pドレイン領域 420 pソース領域 421 n+ ピックアップ領域 422 ゲート電極 423 ソース電極 424 pウェル−nドレインダイオ
ード 425 pドレイン−nウェルダイオ
ード 426、427 ゲート酸化膜
Claims (4)
- 【請求項1】第一導電型半導体基板の表面層に形成され
た第二導電型ツェナー領域と、その第二導電型ツェナー
領域の内部に形成された第一導電型アノード領域と、前
記半導体基板と第一導電型アノード領域とに共通に接触
して設けられかつ接地されたアノード電極とを有し、前
記第一導電型ツェナー領域の表面に設けられたカソード
電極を入出力端子と接続することを特徴とする半導体装
置。 - 【請求項2】第二導電型ツェナー領域を内包する第二導
電型ウェル領域を有することを特徴とする請求項1記載
の半導体装置。 - 【請求項3】第二導電型ツェナー領域の表面不純物濃度
が1×1018cm-3以上であることを特徴とする請求項
1または2に記載の半導体装置。 - 【請求項4】第二導電型ツェナー領域と第一導電型アノ
ード領域とからなるツェナーダイオードにおいて、その
降伏電圧が6V以下であることを特徴とする請求項1な
いし3のいずれかに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340305A JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
US08/995,953 US6075276A (en) | 1996-12-20 | 1997-12-22 | ESD protection device using Zener diodes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340305A JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189761A true JPH10189761A (ja) | 1998-07-21 |
Family
ID=18335679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8340305A Pending JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6075276A (ja) |
JP (1) | JPH10189761A (ja) |
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US6683334B2 (en) | 2002-03-12 | 2004-01-27 | Microsemi Corporation | Compound semiconductor protection device for low voltage and high speed data lines |
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DE10335383A1 (de) * | 2003-07-28 | 2005-02-24 | Atmel Germany Gmbh | Monolithisch integrierbare Schaltungsanordnung zum Überspannungsschutz |
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US8339758B2 (en) * | 2008-05-01 | 2012-12-25 | Semiconductor Components Industries, Llc | Transient voltage suppressor and method |
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JP6930481B2 (ja) * | 2018-04-13 | 2021-09-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
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-
1996
- 1996-12-20 JP JP8340305A patent/JPH10189761A/ja active Pending
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1997
- 1997-12-22 US US08/995,953 patent/US6075276A/en not_active Expired - Lifetime
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---|---|
US6075276A (en) | 2000-06-13 |
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