JPH10189761A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10189761A JPH10189761A JP8340305A JP34030596A JPH10189761A JP H10189761 A JPH10189761 A JP H10189761A JP 8340305 A JP8340305 A JP 8340305A JP 34030596 A JP34030596 A JP 34030596A JP H10189761 A JPH10189761 A JP H10189761A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】面積効率が良く、静電破壊耐量の大きい入出力
保護素子を有する半導体装置を提供する。 【解決手段】比抵抗が１５Ωｃｍ程度のｐ基板１０１の
表面層に、燐イオンの注入および熱処理によりｎツェナ
ー領域１０３を形成して、ｐ基板−ｎツェナーダイオー
ド１０９が構成される。そのｎツェナー領域１０３の表
面層にほう素イオンの注入および熱処理によりｐアノー
ド領域１０５を形成して、ｐアノード−ｎツェナーダイ
オード１０８が構成される。このｐアノード領域１０５
は、アノード電極１０７によって、ｐ基板１０１の表面
層のｐ+ ピックアップ領域１０２と接続され、ｐ基板１
０１はＧＮＤ電位に固定される。ｎツェナー領域１０３
の表面層に形成されたｎ+ カソード領域１０４の表面上
に設けられたカソード電極１０６は図示されない出力端
子に接続される。
保護素子を有する半導体装置を提供する。 【解決手段】比抵抗が１５Ωｃｍ程度のｐ基板１０１の
表面層に、燐イオンの注入および熱処理によりｎツェナ
ー領域１０３を形成して、ｐ基板−ｎツェナーダイオー
ド１０９が構成される。そのｎツェナー領域１０３の表
面層にほう素イオンの注入および熱処理によりｐアノー
ド領域１０５を形成して、ｐアノード−ｎツェナーダイ
オード１０８が構成される。このｐアノード領域１０５
は、アノード電極１０７によって、ｐ基板１０１の表面
層のｐ+ ピックアップ領域１０２と接続され、ｐ基板１
０１はＧＮＤ電位に固定される。ｎツェナー領域１０３
の表面層に形成されたｎ+ カソード領域１０４の表面上
に設けられたカソード電極１０６は図示されない出力端
子に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の静電
破壊対策に関し、特に入出力端子の静電破壊防止のため
の保護素子を有する半導体装置に関する。
破壊対策に関し、特に入出力端子の静電破壊防止のため
の保護素子を有する半導体装置に関する。
【０００２】
【従来の技術】現在、入出力端子の静電破壊対策として
は、ｎウェル−ｐ基板ダイオードや、ＭＯＳＦＥＴの寄
生ダイオードを保護素子として利用するという方法があ
る。図３は、ｐ基板−ｎウェルダイオードをもつ従来の
半導体装置のダイオード部分の断面図である。ｐ基板３
０１の表面層にｎウェル領域３１１が形成され、ｐ基板
−ｎウェルダイオード３１２が構成されている。ｎウェ
ル領域３１１内に形成された高濃度のｎカソード領域３
０４に接触するカソード電極３０６が設けられ、図示さ
れない入出力端子と接続されている。ｐ基板３０１の別
の表面部分に高濃度のｐ+ ピックアップ領域３０２が形
成され、その表面に接触して設けられたアノード電極３
０７は、接地されている。３１０は酸化膜である。
は、ｎウェル−ｐ基板ダイオードや、ＭＯＳＦＥＴの寄
生ダイオードを保護素子として利用するという方法があ
る。図３は、ｐ基板−ｎウェルダイオードをもつ従来の
半導体装置のダイオード部分の断面図である。ｐ基板３
０１の表面層にｎウェル領域３１１が形成され、ｐ基板
−ｎウェルダイオード３１２が構成されている。ｎウェ
ル領域３１１内に形成された高濃度のｎカソード領域３
０４に接触するカソード電極３０６が設けられ、図示さ
れない入出力端子と接続されている。ｐ基板３０１の別
の表面部分に高濃度のｐ+ ピックアップ領域３０２が形
成され、その表面に接触して設けられたアノード電極３
０７は、接地されている。３１０は酸化膜である。
【０００３】図４は、ＭＯＳダイオードをもつ別の半導
体装置のダイオード部分の部分断面図である。ｐ基板４
０１の表面層にｎウェル領域４１１が形成され、そのｎ
ウェル領域４１１内にｐソース領域４２０、ｐドレイン
領域４１９が形成され、その間の表面上にゲート酸化膜
４２６を介して多結晶シリコンからなるゲート電極層４
２２が設けられ、ｐチャネルＭＯＳＦＥＴが構成されて
いる。４２１は高濃度のｎ+ ピックアップ領域であり、
ｐソース領域４２０と共通のソース電極４２３を有して
いる。ソース電極４２３は、ゲート電極層４２２にも接
続された例である。また、ｐ基板４０１の表面層の別の
部分にｐウェル領域４１３が形成され、そのｐウェル領
域４１３内にｎソース領域４１４、ｎドレイン領域４１
５が形成され、その間の表面上にゲート酸化膜４２７を
介して多結晶シリコンからなるゲート電極層４１６が設
けられ、ｎチャネルＭＯＳＦＥＴが構成されている。４
０２は高濃度のｐ+ ピックアップ領域であり、ｎソース
領域４１４と共通のソース電極４１７を有している。こ
の例では、ソース電極４１７が、ゲート電極層４１６に
も接続されている。ｐチャネルＭＯＳＦＥＴのｐドレイ
ン領域４１９とｎチャネルＭＯＳＦＥＴのｎドレイン領
域４１５とに共通に接触するドレイン電極４１８は入出
力端子と接続されている。ｐウェル領域４１３とｎドレ
イン領域４１５とでｐウェル−ｎドレインダイオード４
２４が、またｐドレイン領域４１９とｎウェル領域４１
１とでｐドレイン−ｎウェルダイオード４２５がそれぞ
れ構成され入出力端子からの静電破壊防止用の保護素子
となっている。
体装置のダイオード部分の部分断面図である。ｐ基板４
０１の表面層にｎウェル領域４１１が形成され、そのｎ
ウェル領域４１１内にｐソース領域４２０、ｐドレイン
領域４１９が形成され、その間の表面上にゲート酸化膜
４２６を介して多結晶シリコンからなるゲート電極層４
２２が設けられ、ｐチャネルＭＯＳＦＥＴが構成されて
いる。４２１は高濃度のｎ+ ピックアップ領域であり、
ｐソース領域４２０と共通のソース電極４２３を有して
いる。ソース電極４２３は、ゲート電極層４２２にも接
続された例である。また、ｐ基板４０１の表面層の別の
部分にｐウェル領域４１３が形成され、そのｐウェル領
域４１３内にｎソース領域４１４、ｎドレイン領域４１
５が形成され、その間の表面上にゲート酸化膜４２７を
介して多結晶シリコンからなるゲート電極層４１６が設
けられ、ｎチャネルＭＯＳＦＥＴが構成されている。４
０２は高濃度のｐ+ ピックアップ領域であり、ｎソース
領域４１４と共通のソース電極４１７を有している。こ
の例では、ソース電極４１７が、ゲート電極層４１６に
も接続されている。ｐチャネルＭＯＳＦＥＴのｐドレイ
ン領域４１９とｎチャネルＭＯＳＦＥＴのｎドレイン領
域４１５とに共通に接触するドレイン電極４１８は入出
力端子と接続されている。ｐウェル領域４１３とｎドレ
イン領域４１５とでｐウェル−ｎドレインダイオード４
２４が、またｐドレイン領域４１９とｎウェル領域４１
１とでｐドレイン−ｎウェルダイオード４２５がそれぞ
れ構成され入出力端子からの静電破壊防止用の保護素子
となっている。
【０００４】
【発明が解決しようとする課題】しかし、図３のｐ基板
−ｎウェルダイオード３１２では、内部抵抗が大きいた
め、入出力端子からの静電パルスを十分に吸収するに
は、大面積が必要となる。また、図４のＭＯＳダイオー
ドでは、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴとを用いることで、正／負パルスに対応できるが、
ｐウェル−ｎドレインダイオード４２４、ｐドレイン−
ｎウェルダイオード４２５ともに、上記図３のｐ基板−
ｎウェルダイオードと同様に、内部抵抗が大きいために
広いダイオード面積が必要となる。また、ｐドレイン領
域４１９、ｎウェル領域４１１、ｐウェル領域４１３お
よびｎソース領域４１４の四層構造がラッチアップして
しまうことがあった。
−ｎウェルダイオード３１２では、内部抵抗が大きいた
め、入出力端子からの静電パルスを十分に吸収するに
は、大面積が必要となる。また、図４のＭＯＳダイオー
ドでは、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴとを用いることで、正／負パルスに対応できるが、
ｐウェル−ｎドレインダイオード４２４、ｐドレイン−
ｎウェルダイオード４２５ともに、上記図３のｐ基板−
ｎウェルダイオードと同様に、内部抵抗が大きいために
広いダイオード面積が必要となる。また、ｐドレイン領
域４１９、ｎウェル領域４１１、ｐウェル領域４１３お
よびｎソース領域４１４の四層構造がラッチアップして
しまうことがあった。
【０００５】以上の問題に鑑み本発明の目的は、面積効
率が良く、静電破壊耐量の大きい入出力保護素子を有す
る半導体装置を提供することにある。
率が良く、静電破壊耐量の大きい入出力保護素子を有す
る半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題解決のため本発
明の半導体装置は、第一導電型半導体基板の表面層に形
成された第二導電型ツェナー領域と、その第二導電型ツ
ェナー領域の内部に形成された第一導電型アノード領域
と、前記半導体基板と第一導電型アノード領域とに共通
に接触して設けられかつ接地されたアノード電極とを有
し、前記第一導電型ツェナー領域の表面に設けられたカ
ソード電極を入出力端子と接続するものとする。
明の半導体装置は、第一導電型半導体基板の表面層に形
成された第二導電型ツェナー領域と、その第二導電型ツ
ェナー領域の内部に形成された第一導電型アノード領域
と、前記半導体基板と第一導電型アノード領域とに共通
に接触して設けられかつ接地されたアノード電極とを有
し、前記第一導電型ツェナー領域の表面に設けられたカ
ソード電極を入出力端子と接続するものとする。
【０００７】そのようにすれば、第一導電型半導体基板
−第二導電型ツェナー領域ダイオードおよび、第一導電
型アノード領域−第二導電型ツェナー領域ダイオードが
形成され、入出力端子の正／負パルスに対応できる。ま
た、第二導電型ツェナー領域を内包する第二導電型ウェ
ル領域を有するものとすることもできる。
−第二導電型ツェナー領域ダイオードおよび、第一導電
型アノード領域−第二導電型ツェナー領域ダイオードが
形成され、入出力端子の正／負パルスに対応できる。ま
た、第二導電型ツェナー領域を内包する第二導電型ウェ
ル領域を有するものとすることもできる。
【０００８】そのようにすれば、形成される第一導電型
半導体基板−第二導電型ツェナー領域ダイオード、第一
導電型アノード領域−第二導電型ウェル領域ダイオード
の内部抵抗が低減される。特に、第二導電型ツェナー領
域の表面不純物濃度が１×１０18ｃｍ-3以上であるもの
とする。
半導体基板−第二導電型ツェナー領域ダイオード、第一
導電型アノード領域−第二導電型ウェル領域ダイオード
の内部抵抗が低減される。特に、第二導電型ツェナー領
域の表面不純物濃度が１×１０18ｃｍ-3以上であるもの
とする。
【０００９】ｐｎ接合の降伏電圧は、ｐｎ接合を構成す
る低濃度側の不純物濃度に大きく依存し、その不純物濃
度が高い程、降伏電圧は低くなる［例えば、A.S.グロー
ブ著、垂井康夫監訳：半導体デバイスの基礎 216頁、マ
グロウヒル社 (1986) 参照]。低濃度側である第二導電
型ツェナー領域の表面不純物濃度が１×１０18ｃｍ-3以
上であれば、第一導電型アノード領域−第二導電型ツェ
ナー領域ダイオードの降伏はツェナー降伏が主となり、
降伏電圧がほぼ１０Ｖ以下となるため、低電圧のパルス
でも吸収できる。また、低濃度側の不純物濃度が高い
程、ダイオードの内部抵抗が低くなる。
る低濃度側の不純物濃度に大きく依存し、その不純物濃
度が高い程、降伏電圧は低くなる［例えば、A.S.グロー
ブ著、垂井康夫監訳：半導体デバイスの基礎 216頁、マ
グロウヒル社 (1986) 参照]。低濃度側である第二導電
型ツェナー領域の表面不純物濃度が１×１０18ｃｍ-3以
上であれば、第一導電型アノード領域−第二導電型ツェ
ナー領域ダイオードの降伏はツェナー降伏が主となり、
降伏電圧がほぼ１０Ｖ以下となるため、低電圧のパルス
でも吸収できる。また、低濃度側の不純物濃度が高い
程、ダイオードの内部抵抗が低くなる。
【００１０】そして、第二導電型ツェナー領域と第一導
電型アノード領域とからなるツェナーダイオードにおい
て、その降伏電圧が６Ｖ以下であるものとすれば、それ
だけ低電圧のパルスでも吸収でき、また、内部抵抗が低
くなる。
電型アノード領域とからなるツェナーダイオードにおい
て、その降伏電圧が６Ｖ以下であるものとすれば、それ
だけ低電圧のパルスでも吸収でき、また、内部抵抗が低
くなる。
【００１１】
【発明の実施の形態】以下実施例に基づき本発明の実施
の形態を説明する。 ［実施例１］図１は、本発明第一の実施例の半導体装置
の保護素子部分の断面図である。比抵抗が１５Ωｃｍ程
度のｐ基板１０１の表面層に、燐イオンの注入および熱
処理によりｎツェナー領域１０３を形成して、ｐ基板−
ｎツェナーダイオード１０９が構成される。このｎツェ
ナー領域１０３のドース量は１×１０14ｃｍ-2程度であ
り、拡散後その表面濃度が、約１×１０18ｃｍ-3、拡散
深さ約１．５μｍとなる。そして、ｎツェナー領域１０
３の表面層にほう素イオンの注入および熱処理によりｐ
アノード領域１０５を形成して、ｐアノード−ｎツェナ
ーダイオード１０８が構成される。ｐアノード領域１０
５の表面濃度は、約３×１０19ｃｍ -3、拡散深さは約
０．４μｍである。このｐアノード領域１０５は、アノ
ード電極１０７によって、ｐ基板１０１の表面層のｐ+
ピックアップ領域１０２と接続され、ｐ基板１０１はＧ
ＮＤ電位に固定される。ｎツェナー領域１０３の表面層
に形成されたｎ+ カソード領域１０４の表面に接触して
設けられたカソード電極１０６は図示されない出力端子
に接続される。ｐ+ ピックアップ領域１０２、ｎ + カソ
ード領域１０４は、いずれも電極接触のための高不純物
濃度の領域で、例えばｐ+ ピックアップ領域１０２は
０．４μｍ、ｎ+ カソード領域１０４は０．２５μｍの
拡散深さである。１１０は酸化膜である。アノード電極
１０７、カソード電極１０６は、ともに例えばアルミニ
ウム合金からなり、半導体装置の他の電極と同時に形成
される。
の形態を説明する。 ［実施例１］図１は、本発明第一の実施例の半導体装置
の保護素子部分の断面図である。比抵抗が１５Ωｃｍ程
度のｐ基板１０１の表面層に、燐イオンの注入および熱
処理によりｎツェナー領域１０３を形成して、ｐ基板−
ｎツェナーダイオード１０９が構成される。このｎツェ
ナー領域１０３のドース量は１×１０14ｃｍ-2程度であ
り、拡散後その表面濃度が、約１×１０18ｃｍ-3、拡散
深さ約１．５μｍとなる。そして、ｎツェナー領域１０
３の表面層にほう素イオンの注入および熱処理によりｐ
アノード領域１０５を形成して、ｐアノード−ｎツェナ
ーダイオード１０８が構成される。ｐアノード領域１０
５の表面濃度は、約３×１０19ｃｍ -3、拡散深さは約
０．４μｍである。このｐアノード領域１０５は、アノ
ード電極１０７によって、ｐ基板１０１の表面層のｐ+
ピックアップ領域１０２と接続され、ｐ基板１０１はＧ
ＮＤ電位に固定される。ｎツェナー領域１０３の表面層
に形成されたｎ+ カソード領域１０４の表面に接触して
設けられたカソード電極１０６は図示されない出力端子
に接続される。ｐ+ ピックアップ領域１０２、ｎ + カソ
ード領域１０４は、いずれも電極接触のための高不純物
濃度の領域で、例えばｐ+ ピックアップ領域１０２は
０．４μｍ、ｎ+ カソード領域１０４は０．２５μｍの
拡散深さである。１１０は酸化膜である。アノード電極
１０７、カソード電極１０６は、ともに例えばアルミニ
ウム合金からなり、半導体装置の他の電極と同時に形成
される。
【００１２】ここで、図１（ａ）の保護素子部分の等価
回路と、ｐアノード−ｎツェナーダイオード１０８、ｐ
基板−ｎツェナーダイオード１０９の電気特性とをそれ
ぞれ図１（ｂ）、（ｃ）に示す。図１（ｂ）のようにｐ
アノード−ｎツェナーダイオード１０８と、ｐ基板−ｎ
ツェナーダイオード１０９とは、並列に接続されたダイ
オードである。そしてこれらのダイオードは、図１
（ｃ）に見られるように、逆方向特性はいうまでもな
く、順方向特性でもｐアノード−ｎツェナーダイオード
１０８の方が内部抵抗が非常に小さくなっている。ｐア
ノード領域１０５、ｎツェナー領域１０３ともに高濃度
であるため、ｐアノード−ｎツェナーダイオード１０８
の降伏電圧は約６Ｖであり、一方、ｐ基板−ｎツェナー
ダイオード１０９の降伏電圧は５０Ｖ以上である。
回路と、ｐアノード−ｎツェナーダイオード１０８、ｐ
基板−ｎツェナーダイオード１０９の電気特性とをそれ
ぞれ図１（ｂ）、（ｃ）に示す。図１（ｂ）のようにｐ
アノード−ｎツェナーダイオード１０８と、ｐ基板−ｎ
ツェナーダイオード１０９とは、並列に接続されたダイ
オードである。そしてこれらのダイオードは、図１
（ｃ）に見られるように、逆方向特性はいうまでもな
く、順方向特性でもｐアノード−ｎツェナーダイオード
１０８の方が内部抵抗が非常に小さくなっている。ｐア
ノード領域１０５、ｎツェナー領域１０３ともに高濃度
であるため、ｐアノード−ｎツェナーダイオード１０８
の降伏電圧は約６Ｖであり、一方、ｐ基板−ｎツェナー
ダイオード１０９の降伏電圧は５０Ｖ以上である。
【００１３】カソード電極１０６と接続された入出力端
子に入ってくる静電パルスとしては、正のパルスと負の
パルスとがある。正のパルスが印加された場合、ｐ基板
−ｎツェナーダイオード１０９の耐圧は５０Ｖ以上であ
るため、パルスはｐアノード−ｎツェナーダイオード１
０８で吸収される。このとき、ｐアノード−ｎツェナー
ダイオード１０８のツェナー電圧は約６Ｖと低く、更
に、ｐアノード領域１０５、ｎカソード領域ともに高濃
度であるため、内部抵抗が低く接合容量として非常に強
い。
子に入ってくる静電パルスとしては、正のパルスと負の
パルスとがある。正のパルスが印加された場合、ｐ基板
−ｎツェナーダイオード１０９の耐圧は５０Ｖ以上であ
るため、パルスはｐアノード−ｎツェナーダイオード１
０８で吸収される。このとき、ｐアノード−ｎツェナー
ダイオード１０８のツェナー電圧は約６Ｖと低く、更
に、ｐアノード領域１０５、ｎカソード領域ともに高濃
度であるため、内部抵抗が低く接合容量として非常に強
い。
【００１４】また、負のパルスが印加された場合、前記
二つのダイオードともに順方向バイアスされるが、前述
したようにｐアノード−ｎツェナーダイオード１０８の
内部抵抗が非常に小さくなっているため、主に、このｐ
アノード−ｎツェナーダイオード１０８においてこのパ
ルスを吸収する。正のパルスの場合と同様にこの接合容
量は非常に強い。
二つのダイオードともに順方向バイアスされるが、前述
したようにｐアノード−ｎツェナーダイオード１０８の
内部抵抗が非常に小さくなっているため、主に、このｐ
アノード−ｎツェナーダイオード１０８においてこのパ
ルスを吸収する。正のパルスの場合と同様にこの接合容
量は非常に強い。
【００１５】以上のように保護素子を構成した半導体装
置の静電破壊耐量試験（ＥＩＡＪＥＤ−４７０１−１）
をおこなった。その結果、静電破壊耐量は向上し、マシ
ンモードで５００Ｖ以上、人体モードで３０００Ｖ以上
を確保できた。また、本構造ではＭＯＳダイオード保護
素子の場合のようにラッチアップは生じない。
置の静電破壊耐量試験（ＥＩＡＪＥＤ−４７０１−１）
をおこなった。その結果、静電破壊耐量は向上し、マシ
ンモードで５００Ｖ以上、人体モードで３０００Ｖ以上
を確保できた。また、本構造ではＭＯＳダイオード保護
素子の場合のようにラッチアップは生じない。
【００１６】また、保護素子に要する面積も従来のＭＯ
Ｓダイオードに比較し、約５０％低減できた。 ［実施例２］図２は、第二の実施例の半導体装置におけ
る保護素子部分の部分断面図である。この例では、実施
例１の構造に対して、ｎウェル領域２１１が層が追加さ
れている。ｎウェル領域２１１は半導体装置の他の構成
部分と同時に形成されることが多く、例えば、表面不純
物濃度が３×１０17ｃｍ-3、拡散深さが４μｍである。
Ｓダイオードに比較し、約５０％低減できた。 ［実施例２］図２は、第二の実施例の半導体装置におけ
る保護素子部分の部分断面図である。この例では、実施
例１の構造に対して、ｎウェル領域２１１が層が追加さ
れている。ｎウェル領域２１１は半導体装置の他の構成
部分と同時に形成されることが多く、例えば、表面不純
物濃度が３×１０17ｃｍ-3、拡散深さが４μｍである。
【００１７】従って、この場合の保護素子としては、ｐ
アノード領域２０５とｎツェナー領域２０３とからなる
ｐアノード−ｎツェナーダイオード２０８は実施例１と
同じであるが、そのダイオード２０８と並列になるの
は、ｐ基板２０１とｎウェル領域２１１とからなるｐ基
板−ｎウェルダイオード２１２である。この実施例２の
半導体装置においても、静電破壊耐量の顕著な向上が見
られた。これは、このｐ基板−ｎウェルダイオード２１
２の耐圧が、約２００Ｖと非常に高くなり、内部抵抗が
実施例１のｐ基板−ｎツェナーダイオード１０９と比較
しても大きくなったこと、一方、ｐアノード領域２０５
とｎツェナー領域２０３との間のｐｎ接合部におけるｎ
ツェナー領域２０３の不純物濃度は、実施例１の場合よ
り高くなるため、ｐアノード−ｎツェナーダイオード２
０８の耐圧は更に低くなったこと、そして内部抵抗も一
層小さくなったことによって、このｐアノード−ｎツェ
ナーダイオード２０８の寄与度が増大したためである。
アノード領域２０５とｎツェナー領域２０３とからなる
ｐアノード−ｎツェナーダイオード２０８は実施例１と
同じであるが、そのダイオード２０８と並列になるの
は、ｐ基板２０１とｎウェル領域２１１とからなるｐ基
板−ｎウェルダイオード２１２である。この実施例２の
半導体装置においても、静電破壊耐量の顕著な向上が見
られた。これは、このｐ基板−ｎウェルダイオード２１
２の耐圧が、約２００Ｖと非常に高くなり、内部抵抗が
実施例１のｐ基板−ｎツェナーダイオード１０９と比較
しても大きくなったこと、一方、ｐアノード領域２０５
とｎツェナー領域２０３との間のｐｎ接合部におけるｎ
ツェナー領域２０３の不純物濃度は、実施例１の場合よ
り高くなるため、ｐアノード−ｎツェナーダイオード２
０８の耐圧は更に低くなったこと、そして内部抵抗も一
層小さくなったことによって、このｐアノード−ｎツェ
ナーダイオード２０８の寄与度が増大したためである。
【００１８】
【発明の効果】以上説明したように本発明によれば、第
一導電型半導体基板の表面層に高濃度の第二導電型ツェ
ナー領域を形成し、第一導電型半導体基板−第二導電型
ツェナー領域ダイオードと、第一導電型アノード領域−
第二導電型ツェナー領域ダイオードとを並列に設けるこ
とによって、静電破壊耐量の強い、素子面積の小さい入
出力保護素子を形成できる。また、ラッチアップに対し
ても非常に強い半導体装置となる。
一導電型半導体基板の表面層に高濃度の第二導電型ツェ
ナー領域を形成し、第一導電型半導体基板−第二導電型
ツェナー領域ダイオードと、第一導電型アノード領域−
第二導電型ツェナー領域ダイオードとを並列に設けるこ
とによって、静電破壊耐量の強い、素子面積の小さい入
出力保護素子を形成できる。また、ラッチアップに対し
ても非常に強い半導体装置となる。
【図１】（ａ）は本発明第一の実施例の半導体装置の保
護素子部分の断面図、（ｂ）はその等価回路図、（ｃ）
は電気特性図
護素子部分の断面図、（ｂ）はその等価回路図、（ｃ）
は電気特性図
【図２】本発明第二の実施例の半導体装置の保護素子部
分の断面図
分の断面図
【図３】ｐ基板−ｎウェルダイオードをもつ従来例の部
分断面図
分断面図
【図４】ＭＯＳダイオードをもつ従来例の部分断面図
１０１、２０１、３０１、４０１ ｐ基板 １０２、２０２、３０２、４０２ ｐ+ ピックアップ領
域 １０３、２０３ ｎツェナー領域 １０４、２０４、３０４ ｎ+ カソード領域 １０５、２０５ ｐアノード領域 １０６、２０６、３０６ カソード電極 １０７、２０７、３０７ アノード電極 １０８、２０８ ｐアノード−ｎツェナーダイ
オード １０９ ｐ基板−ｎツェナーダイオー
ド １１０、２１０、３１０、４１０ 酸化膜 ２１１、３１１、４１１ ｎウェル領域 ４１２、３１２ ｐ基板−ｎウェルダイオード ４１３ ｐウェル領域 ４１４ ｎソース領域 ４１５ ｎドレイン領域 ４１６ ゲート電極 ４１７ ソース電極 ４１８ 入出力端子 ４１９ ｐドレイン領域 ４２０ ｐソース領域 ４２１ ｎ+ ピックアップ領域 ４２２ ゲート電極 ４２３ ソース電極 ４２４ ｐウェル−ｎドレインダイオ
ード ４２５ ｐドレイン−ｎウェルダイオ
ード ４２６、４２７ ゲート酸化膜
域 １０３、２０３ ｎツェナー領域 １０４、２０４、３０４ ｎ+ カソード領域 １０５、２０５ ｐアノード領域 １０６、２０６、３０６ カソード電極 １０７、２０７、３０７ アノード電極 １０８、２０８ ｐアノード−ｎツェナーダイ
オード １０９ ｐ基板−ｎツェナーダイオー
ド １１０、２１０、３１０、４１０ 酸化膜 ２１１、３１１、４１１ ｎウェル領域 ４１２、３１２ ｐ基板−ｎウェルダイオード ４１３ ｐウェル領域 ４１４ ｎソース領域 ４１５ ｎドレイン領域 ４１６ ゲート電極 ４１７ ソース電極 ４１８ 入出力端子 ４１９ ｐドレイン領域 ４２０ ｐソース領域 ４２１ ｎ+ ピックアップ領域 ４２２ ゲート電極 ４２３ ソース電極 ４２４ ｐウェル−ｎドレインダイオ
ード ４２５ ｐドレイン−ｎウェルダイオ
ード ４２６、４２７ ゲート酸化膜
Claims (4)
- 【請求項１】第一導電型半導体基板の表面層に形成され
た第二導電型ツェナー領域と、その第二導電型ツェナー
領域の内部に形成された第一導電型アノード領域と、前
記半導体基板と第一導電型アノード領域とに共通に接触
して設けられかつ接地されたアノード電極とを有し、前
記第一導電型ツェナー領域の表面に設けられたカソード
電極を入出力端子と接続することを特徴とする半導体装
置。 - 【請求項２】第二導電型ツェナー領域を内包する第二導
電型ウェル領域を有することを特徴とする請求項１記載
の半導体装置。 - 【請求項３】第二導電型ツェナー領域の表面不純物濃度
が１×１０18ｃｍ-3以上であることを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】第二導電型ツェナー領域と第一導電型アノ
ード領域とからなるツェナーダイオードにおいて、その
降伏電圧が６Ｖ以下であることを特徴とする請求項１な
いし３のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340305A JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
| US08/995,953 US6075276A (en) | 1996-12-20 | 1997-12-22 | ESD protection device using Zener diodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340305A JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189761A true JPH10189761A (ja) | 1998-07-21 |
Family
ID=18335679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340305A Pending JPH10189761A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6075276A (ja) |
| JP (1) | JPH10189761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015207726A (ja) * | 2014-04-23 | 2015-11-19 | サンケン電気株式会社 | 車両用点火装置の駆動装置 |
| JP2018082182A (ja) * | 2012-09-27 | 2018-05-24 | ローム株式会社 | チップダイオードおよびその製造方法 |
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|---|---|---|---|---|
| JP2001153886A (ja) * | 1999-11-26 | 2001-06-08 | Mitsubishi Electric Corp | プローブカード、及びこれを備えたテスト装置 |
| JP4016595B2 (ja) * | 2000-12-12 | 2007-12-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
| US6515345B2 (en) * | 2001-02-21 | 2003-02-04 | Semiconductor Components Industries Llc | Transient voltage suppressor with diode overlaying another diode for conserving space |
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| US6683334B2 (en) | 2002-03-12 | 2004-01-27 | Microsemi Corporation | Compound semiconductor protection device for low voltage and high speed data lines |
| US20040125533A1 (en) * | 2002-12-25 | 2004-07-01 | Tien-Hao Tang | Esd protection device |
| DE10335383A1 (de) * | 2003-07-28 | 2005-02-24 | Atmel Germany Gmbh | Monolithisch integrierbare Schaltungsanordnung zum Überspannungsschutz |
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| US8093133B2 (en) * | 2008-04-04 | 2012-01-10 | Semiconductor Components Industries, Llc | Transient voltage suppressor and methods |
| US8339758B2 (en) * | 2008-05-01 | 2012-12-25 | Semiconductor Components Industries, Llc | Transient voltage suppressor and method |
| KR101414005B1 (ko) * | 2013-10-31 | 2014-07-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| JP6930481B2 (ja) * | 2018-04-13 | 2021-09-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
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| US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
| US4979001A (en) * | 1989-06-30 | 1990-12-18 | Micrel Incorporated | Hidden zener diode structure in configurable integrated circuit |
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-
1996
- 1996-12-20 JP JP8340305A patent/JPH10189761A/ja active Pending
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1997
- 1997-12-22 US US08/995,953 patent/US6075276A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6075276A (en) | 2000-06-13 |
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