JP3171764B2 - 半導体装置の製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳細にはSOI(SiliconOn Insulato
r)基板に形成されたメサ構造を有するデバイスであっ
て、特にメサ型シリコン周辺部での電界集中を緩和する
半導体装置及びその製造方法に関する。
方法に関し、より詳細にはSOI(SiliconOn Insulato
r)基板に形成されたメサ構造を有するデバイスであっ
て、特にメサ型シリコン周辺部での電界集中を緩和する
半導体装置及びその製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】SOI
構造を有する基板を用いてデバイスを製造する場合、そ
の性能を左右する重要な技術の一つが素子分離である。
これには大きく分けて2通りの方法がある。一方は、L
OCOS酸化のように選択的な酸化を行って素子分離す
る方法と、トップシリコンを島状(メサ構造)にエッチ
ングすることによってシリコンの島(メサ)と島(メ
サ)を物理的に分離する方法である。
構造を有する基板を用いてデバイスを製造する場合、そ
の性能を左右する重要な技術の一つが素子分離である。
これには大きく分けて2通りの方法がある。一方は、L
OCOS酸化のように選択的な酸化を行って素子分離す
る方法と、トップシリコンを島状(メサ構造)にエッチ
ングすることによってシリコンの島(メサ)と島(メ
サ)を物理的に分離する方法である。
【0003】一般的なLOCOS膜による素子分離方法
を、以下に示す。図35に示したように、基板としてシ
リコン基板51上に埋め込み酸化膜52及びトップシリ
コン層53が形成されたSOI基板50を用いる。この
SOI基板50上に薄い酸化膜(図示せず)及びSiN
膜54を順次堆積する。その後、素子分離領域となりう
る領域55のSiN膜54を、フォトリソグラフィと異
方性ドライエッチング工程によって除去する。次いで、
LOCOS酸化を行い、LOCOS膜56を形成する。
この際、完全に電気的分離を行うためには、図36及び
37に示したように、素子分離領域となりうる領域55
のトップシリコン層53が全て酸化されて、LOCOS
膜56が埋め込み酸化膜52と接触することが望まし
い。
を、以下に示す。図35に示したように、基板としてシ
リコン基板51上に埋め込み酸化膜52及びトップシリ
コン層53が形成されたSOI基板50を用いる。この
SOI基板50上に薄い酸化膜(図示せず)及びSiN
膜54を順次堆積する。その後、素子分離領域となりう
る領域55のSiN膜54を、フォトリソグラフィと異
方性ドライエッチング工程によって除去する。次いで、
LOCOS酸化を行い、LOCOS膜56を形成する。
この際、完全に電気的分離を行うためには、図36及び
37に示したように、素子分離領域となりうる領域55
のトップシリコン層53が全て酸化されて、LOCOS
膜56が埋め込み酸化膜52と接触することが望まし
い。
【0004】その後、図38に示したように、SiN膜
54を全て除去する。次いで、これらLOCOS膜56
及び分離されたトップシリコン層53a上に、ゲート酸
化膜(図示せず)及びゲート電極となるポリシリコン5
7を堆積する。このようにLOCOS膜により素子分離
を行う場合、特に、トップシリコン層の膜厚が薄いSO
I基板を用いたときには、次のような問題が起こる。つ
まり、LOCOS酸化が進行し、LOCOS膜がSOI
基板の埋め込み酸化膜と接触した瞬間から、図37中の
矢印で示したように、埋め込み酸化膜を通って回り込ん
でくる酸素が、トップシリコン層を下層から酸化してゆ
き、トップシリコン層を薄くしてしまう。
54を全て除去する。次いで、これらLOCOS膜56
及び分離されたトップシリコン層53a上に、ゲート酸
化膜(図示せず)及びゲート電極となるポリシリコン5
7を堆積する。このようにLOCOS膜により素子分離
を行う場合、特に、トップシリコン層の膜厚が薄いSO
I基板を用いたときには、次のような問題が起こる。つ
まり、LOCOS酸化が進行し、LOCOS膜がSOI
基板の埋め込み酸化膜と接触した瞬間から、図37中の
矢印で示したように、埋め込み酸化膜を通って回り込ん
でくる酸素が、トップシリコン層を下層から酸化してゆ
き、トップシリコン層を薄くしてしまう。
【0005】SOI構造のトランジスタは、トップシリ
コンの膜厚でその特性が大きく変化するため、上記のよ
うなトップシリコン層の薄膜化の問題は、デバイス特性
上、致命的なものとなる。特に、トップシリコン層の膜
厚が薄い場合には、顕著となる。また、以下にメサ構造
による素子分離方法を示す。
コンの膜厚でその特性が大きく変化するため、上記のよ
うなトップシリコン層の薄膜化の問題は、デバイス特性
上、致命的なものとなる。特に、トップシリコン層の膜
厚が薄い場合には、顕著となる。また、以下にメサ構造
による素子分離方法を示す。
【0006】上記と同様のSOI基板60を用いる。ま
ず、フォトリソグラフィと異方性ドライエッチング工程
によって、SOI基板60の素子分離領域となりうる領
域のトップシリコン層63を除去する。これによって、
素子分離領域となりうる領域においては、埋め込み酸化
膜62が露出されることとなり、物理的に分離されたメ
サ型シリコン63aが形成され、このメサ型シリコン6
3aは、隣接するメサ型シリコンと電気的にも分離され
る。次いで、図39に示したように、このSOI基板6
0上に薄い酸化膜(図示せず)を形成し、続いて、これ
らメサ型シリコン63aを含むSOI基板60上にゲー
ト電極64を形成する。
ず、フォトリソグラフィと異方性ドライエッチング工程
によって、SOI基板60の素子分離領域となりうる領
域のトップシリコン層63を除去する。これによって、
素子分離領域となりうる領域においては、埋め込み酸化
膜62が露出されることとなり、物理的に分離されたメ
サ型シリコン63aが形成され、このメサ型シリコン6
3aは、隣接するメサ型シリコンと電気的にも分離され
る。次いで、図39に示したように、このSOI基板6
0上に薄い酸化膜(図示せず)を形成し、続いて、これ
らメサ型シリコン63aを含むSOI基板60上にゲー
ト電極64を形成する。
【0007】この場合には、埋め込み酸化膜62が露出
した状態での酸化量がとても小さい(ゲート酸化膜であ
る薄い酸化膜分のみである)ために、上記のような酸素
の回り込みによるトップシリコン層の薄膜化の問題はな
いが、一方、次のような問題を有する。つまり、図39
中Yの拡大図である図40に示したように、メサ型シリ
コン63aの上表面端部分は、上面と共に側面もゲート
電極64に被覆されることとなる。よって、例えば、ゲ
ート電極にオン作動時の電位が与えられた場合には、メ
サ型シリコン63aの上表面端部分は2方向から電界を
受けることとなる。これにより、メサ型シリコン63a
の上表面端部分は他の部分に比べて先に反転して(チャ
ネルが形成されて)しまい、図41中Kに示したよう
に、ゲート電圧−ドライブ電流曲線に欠陥(kink)が現れ
ることとなり、トランジスタのオン/オフ特性を悪くす
る。
した状態での酸化量がとても小さい(ゲート酸化膜であ
る薄い酸化膜分のみである)ために、上記のような酸素
の回り込みによるトップシリコン層の薄膜化の問題はな
いが、一方、次のような問題を有する。つまり、図39
中Yの拡大図である図40に示したように、メサ型シリ
コン63aの上表面端部分は、上面と共に側面もゲート
電極64に被覆されることとなる。よって、例えば、ゲ
ート電極にオン作動時の電位が与えられた場合には、メ
サ型シリコン63aの上表面端部分は2方向から電界を
受けることとなる。これにより、メサ型シリコン63a
の上表面端部分は他の部分に比べて先に反転して(チャ
ネルが形成されて)しまい、図41中Kに示したよう
に、ゲート電圧−ドライブ電流曲線に欠陥(kink)が現れ
ることとなり、トランジスタのオン/オフ特性を悪くす
る。
【0008】また、このような問題点を解決するため
に、例えば、図45に示したように、メサ型シリコン7
3aの側面のみに酸化膜75を形成することにより、図
46に示した側壁からの電界を緩和する半導体装置が提
案されている。このような半導体装置は、以下のように
して形成することができる。図42に示したように、シ
リコン基板71上に埋め込み酸化膜72及びトップシリ
コン73層が形成されたSOI基板70を用いる。この
SOI基板70の上に薄い酸化膜(図示せず)及びSi
N膜74を堆積する。その後、素子分離領域となりうる
領域77のSiN膜74及びトップシリコン層73を、
フォトリソグラフィと異方性ドライエッチング工程によ
って除去し、メサ型シリコン73aを形成する。
に、例えば、図45に示したように、メサ型シリコン7
3aの側面のみに酸化膜75を形成することにより、図
46に示した側壁からの電界を緩和する半導体装置が提
案されている。このような半導体装置は、以下のように
して形成することができる。図42に示したように、シ
リコン基板71上に埋め込み酸化膜72及びトップシリ
コン73層が形成されたSOI基板70を用いる。この
SOI基板70の上に薄い酸化膜(図示せず)及びSi
N膜74を堆積する。その後、素子分離領域となりうる
領域77のSiN膜74及びトップシリコン層73を、
フォトリソグラフィと異方性ドライエッチング工程によ
って除去し、メサ型シリコン73aを形成する。
【0009】次いで、図43に示したように、SiN膜
74をマスクにして、メサ型シリコン73aの側面を酸
化雰囲気にさらすことによって、メサ型シリコン73a
の側壁のみに酸化膜75を形成する。その後、図44に
示したように、SiN膜74を除去し、メサ型シリコン
73aを含むSOI基板70上にゲート電極76を形成
する。
74をマスクにして、メサ型シリコン73aの側面を酸
化雰囲気にさらすことによって、メサ型シリコン73a
の側壁のみに酸化膜75を形成する。その後、図44に
示したように、SiN膜74を除去し、メサ型シリコン
73aを含むSOI基板70上にゲート電極76を形成
する。
【0010】しかし、この方法においては、埋め込み酸
化膜72が露出した状態での酸化を必要とするために、
上述のLOCOS酸化と同様に、メサ型シリコン73a
の薄膜化が問題となる。また、上記方法ではメサ型シリ
コン73aの上表面端部分に十分なバーズビークと呼ば
れる酸化膜を形成できない(バーズビークが延びる方向
と同じ方向にメサ型シリコン73a側壁の酸化膜75が
成長するので、見かけのバーズビークは大きくできな
い)ため、後の洗浄工程等によって、図47に示したよ
うに、SOI基板70全面の酸化膜72及び75が少し
ずつ除去される。この結果、このSOI基板70の上
に、図48に示したように、ゲート電極76を形成し、
ゲート電極にオン作動時の電位を与えた場合には、図4
9に示したように、メサ型シリコン73aの上表面端部
で2方向から電界を受けることとなり、オン/オフ特性
を悪くする。
化膜72が露出した状態での酸化を必要とするために、
上述のLOCOS酸化と同様に、メサ型シリコン73a
の薄膜化が問題となる。また、上記方法ではメサ型シリ
コン73aの上表面端部分に十分なバーズビークと呼ば
れる酸化膜を形成できない(バーズビークが延びる方向
と同じ方向にメサ型シリコン73a側壁の酸化膜75が
成長するので、見かけのバーズビークは大きくできな
い)ため、後の洗浄工程等によって、図47に示したよ
うに、SOI基板70全面の酸化膜72及び75が少し
ずつ除去される。この結果、このSOI基板70の上
に、図48に示したように、ゲート電極76を形成し、
ゲート電極にオン作動時の電位を与えた場合には、図4
9に示したように、メサ型シリコン73aの上表面端部
で2方向から電界を受けることとなり、オン/オフ特性
を悪くする。
【0011】本発明は上記課題に鑑みなされたものであ
り、メサ型シリコン周辺部での電界集中を緩和すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
り、メサ型シリコン周辺部での電界集中を緩和すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
【0012】
【課題を解決するための手段】本発明によれば、 (i)
少なくとも絶縁層及びトップシリコン層が順次形成され
たSOI基板のトップシリコン層をメサ型シリコン膜に
加工し、 (ii)該メサ型シリコン膜を含むSOI基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むSOI基板上にゲート
絶縁膜及びゲート電極を形成することにより、
少なくとも絶縁層及びトップシリコン層が順次形成され
たSOI基板のトップシリコン層をメサ型シリコン膜に
加工し、 (ii)該メサ型シリコン膜を含むSOI基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むSOI基板上にゲート
絶縁膜及びゲート電極を形成することにより、
【0013】ソース/ドレイン領域及びチャネル領域が
形成されたメサ型シリコン膜、該メサ型シリコン膜上に
形成されたゲート酸化膜及び前記メサ型シリコン膜上に
前記ゲート酸化膜を介して配設されたゲート電極とから
なり、前記ゲート電極下であってメサ型シリコン膜の上
表面端部に、前記ゲート酸化膜よりも厚い酸化膜が形成
されて構成される半導体装置を製造する半導体装置の製
造方法が提供される。
形成されたメサ型シリコン膜、該メサ型シリコン膜上に
形成されたゲート酸化膜及び前記メサ型シリコン膜上に
前記ゲート酸化膜を介して配設されたゲート電極とから
なり、前記ゲート電極下であってメサ型シリコン膜の上
表面端部に、前記ゲート酸化膜よりも厚い酸化膜が形成
されて構成される半導体装置を製造する半導体装置の製
造方法が提供される。
【0014】さらに、(i) 絶縁層及びトップシリコン層
が順次形成されたSOI基板上に所望のパターンを有す
る酸化阻止膜を形成し、(ii)該酸化阻止膜をマスクとし
て用い、前記トップシリコン層の全てが酸化されない程
度にLOCOS酸化に付し、(iii) 次いで、該酸化阻止
膜をマスクとして用い、前記トップシリコン層をメサ型
シリコン膜に加工することにより、メサ型シリコン膜の
上表面端部に、後に形成するゲート酸化膜よりも厚い酸
化膜を形成し、(iv)前記メサ型シリコン膜を含むSOI
基板上にゲート絶縁膜及びゲート電極を形成する上記半
導体装置の製造方法が提供される。
が順次形成されたSOI基板上に所望のパターンを有す
る酸化阻止膜を形成し、(ii)該酸化阻止膜をマスクとし
て用い、前記トップシリコン層の全てが酸化されない程
度にLOCOS酸化に付し、(iii) 次いで、該酸化阻止
膜をマスクとして用い、前記トップシリコン層をメサ型
シリコン膜に加工することにより、メサ型シリコン膜の
上表面端部に、後に形成するゲート酸化膜よりも厚い酸
化膜を形成し、(iv)前記メサ型シリコン膜を含むSOI
基板上にゲート絶縁膜及びゲート電極を形成する上記半
導体装置の製造方法が提供される。
【0015】本発明における半導体装置は、主としてメ
サ型シリコン膜、ゲート酸化膜及びゲート電極により構
成され、さらに、メサ型シリコン膜の上表面端部であっ
て、ゲート電極に被覆された部分に、ゲート酸化膜より
も厚い酸化膜を有している。このような半導体装置は、
SOI、SOS(Silicon On Sapphire)、SIMOX(S
eparation by Implanted Oxygen)構造を有する基板を用
いて製造することができる。このような基板は、基板上
に絶縁層及びトップシリコン層が形成されたもの、また
は絶縁性基板上にトップシリコンが形成されたものであ
る。その具体例としては、シリコン基板上にスピネル、
Al2 O3 −MgO、BP、CaF2 又はSrO等の単
結晶絶縁膜及びシリコンが形成された基板、サファイヤ
等の絶縁性基板上にシリコンが形成された基板、シリコ
ン基板上にSiN又はSiO2 等の絶縁膜及び単結晶シ
リコンが形成された基板、シリコン基板にO+ イオン注
入を行うか又はシリコン基板を陽極化成酸化することに
より埋め込み酸化膜を形成し、この埋め込み酸化膜上に
シリコンが形成されている基板等を挙げることができ
る。シリコン基板上に絶縁層が形成されている場合に
は、その絶縁層の膜厚は50〜100nm程度、また、
絶縁層上に形成されているトップシリコン層は、10〜
500nm程度使用されることが多いが、これに限定さ
れるものではない。
サ型シリコン膜、ゲート酸化膜及びゲート電極により構
成され、さらに、メサ型シリコン膜の上表面端部であっ
て、ゲート電極に被覆された部分に、ゲート酸化膜より
も厚い酸化膜を有している。このような半導体装置は、
SOI、SOS(Silicon On Sapphire)、SIMOX(S
eparation by Implanted Oxygen)構造を有する基板を用
いて製造することができる。このような基板は、基板上
に絶縁層及びトップシリコン層が形成されたもの、また
は絶縁性基板上にトップシリコンが形成されたものであ
る。その具体例としては、シリコン基板上にスピネル、
Al2 O3 −MgO、BP、CaF2 又はSrO等の単
結晶絶縁膜及びシリコンが形成された基板、サファイヤ
等の絶縁性基板上にシリコンが形成された基板、シリコ
ン基板上にSiN又はSiO2 等の絶縁膜及び単結晶シ
リコンが形成された基板、シリコン基板にO+ イオン注
入を行うか又はシリコン基板を陽極化成酸化することに
より埋め込み酸化膜を形成し、この埋め込み酸化膜上に
シリコンが形成されている基板等を挙げることができ
る。シリコン基板上に絶縁層が形成されている場合に
は、その絶縁層の膜厚は50〜100nm程度、また、
絶縁層上に形成されているトップシリコン層は、10〜
500nm程度使用されることが多いが、これに限定さ
れるものではない。
【0016】メサ型シリコン膜は、上記の基板のトップ
シリコン層が、公知の方法、例えばフォトリソグラフィ
及びエッチング工程により島状にパターニングされて形
成されている。このメサ型シリコン膜は、ソース/ドレ
イン領域及びチャネル領域が形成されたメサ型トランジ
スタの活性領域として機能する。ソース/ドレイン領域
は、公知の方法、例えば、P型又はN型の不純物を注入
することにより形成することができる。
シリコン層が、公知の方法、例えばフォトリソグラフィ
及びエッチング工程により島状にパターニングされて形
成されている。このメサ型シリコン膜は、ソース/ドレ
イン領域及びチャネル領域が形成されたメサ型トランジ
スタの活性領域として機能する。ソース/ドレイン領域
は、公知の方法、例えば、P型又はN型の不純物を注入
することにより形成することができる。
【0017】メサ型シリコン膜上に形成されているゲー
ト酸化膜は、公知の方法、例えば熱酸化法により、3〜
100nm程度の膜厚で形成されていることが好まし
い。ゲート電極は、ポリシリコン、タングステン、チタ
ン、ニッケル、コバルト、タンタル、アルミニウム、ゲ
ルマニウム及びこれら金属のシリサイド、ポリサイド等
により形成されていてもよい。このゲート電極は、公知
の方法で30〜100nm程度の膜厚で形成されている
ことが好ましい。
ト酸化膜は、公知の方法、例えば熱酸化法により、3〜
100nm程度の膜厚で形成されていることが好まし
い。ゲート電極は、ポリシリコン、タングステン、チタ
ン、ニッケル、コバルト、タンタル、アルミニウム、ゲ
ルマニウム及びこれら金属のシリサイド、ポリサイド等
により形成されていてもよい。このゲート電極は、公知
の方法で30〜100nm程度の膜厚で形成されている
ことが好ましい。
【0018】メサ型シリコン膜の上表面端部に形成され
た酸化膜は、少なくともゲート電極に被覆されている部
分(少なくともゲート電極直下)に形成されていればよ
く、最も膜厚の厚い部分で5〜300nm程度に形成さ
れていることが好ましい。しかし、電源電圧やゲート酸
化膜の膜厚により適宜調整することができる。また、メ
サ型シリコン膜の上表面端部に配設されるゲート酸化膜
よりも厚い酸化膜と基板表面との間、つまり、ゲート電
極に被覆されているメサ型シリコン膜の側壁に、SiO
2 、SiN等によるスペーサーを形成してもよい。この
ようなスペーサは、メサ型シリコン膜の上表面端部に酸
化膜を形成し、次いで、基板上全面にSiO2 、SiN
等を10〜500nm程度の膜厚で形成し、異方性エッ
チング等により全面エッチバックを行うことにより形成
することができる。
た酸化膜は、少なくともゲート電極に被覆されている部
分(少なくともゲート電極直下)に形成されていればよ
く、最も膜厚の厚い部分で5〜300nm程度に形成さ
れていることが好ましい。しかし、電源電圧やゲート酸
化膜の膜厚により適宜調整することができる。また、メ
サ型シリコン膜の上表面端部に配設されるゲート酸化膜
よりも厚い酸化膜と基板表面との間、つまり、ゲート電
極に被覆されているメサ型シリコン膜の側壁に、SiO
2 、SiN等によるスペーサーを形成してもよい。この
ようなスペーサは、メサ型シリコン膜の上表面端部に酸
化膜を形成し、次いで、基板上全面にSiO2 、SiN
等を10〜500nm程度の膜厚で形成し、異方性エッ
チング等により全面エッチバックを行うことにより形成
することができる。
【0019】本発明の半導体装置の製造方法において
は、メサ型シリコン膜を形成した後、基板上全面に酸化
阻止膜を形成し、次いでメサ型シリコン膜の上表面端部
に位置する酸化阻止膜を除去する。この場合の酸化阻止
膜は、特に限定されるものではないが、SiN膜が好ま
しい。この際の酸化阻止膜は、公知の方法で、20〜2
00nm程度の膜厚で形成することが好ましい。メサ型
シリコン膜の上表面端部に位置する酸化阻止膜を除去す
る方法としては、スパッタリング効果が強い異方性ドラ
イエッチングにより、平坦な面はエッチングされず、角
を有する形状のみがエッチングされる条件を選択して行
うことが好ましい。例えば、ガスは、C3F8又はC4
F8等のC−F系ガス、流量は装置によって適宜調整す
ることができる。圧力はmTorrオーダー、ソースパ
ワーは2000〜3000W、バイアスは500〜70
0Wの条件が挙げられる。また、トップシリコン層上に
第1酸化阻止膜を形成し、メサ型シリコンをパターニン
グする際に、第1酸化阻止膜を一緒にパターニングして
もよい。この場合には、このメサ型シリコン及び第1酸
化阻止膜上全面に、第2酸化阻止膜を形成し、さらに、
第2酸化阻止膜上全面に平坦化膜を形成する。第1及び
第2酸化阻止膜としては、上記と同様のものを用いるこ
とができる。この場合の第1酸化阻止膜の膜厚は10〜
500nm程度、第2酸化阻止膜の膜厚は5〜500n
m程度が好ましい。平坦化膜としては、特に限定される
ものではないが、SOG、BPSG、PSG等を20n
m〜2μm程度の膜厚で形成することが好ましい。その
後、平坦化膜を、メサ型シリコン膜と同程度の高さを有
するまでエッチングする。この際のエッチングは、公知
の方法、例えば、上部電極やチャンバー・ウォール等反
応室内に200℃以上の高温部を持たせ、そこへCF4
を導入、圧力が数mTorrになるように流量をコント
ロールし、ソースパワー1500〜2500W、バイア
ス400〜600Wでエッチングする方法により行うこ
とができる。得られた平坦化膜をマスクとして用い、第
1及び第2酸化阻止膜をエッチング除去する。この際の
エッチングは、マスクされていない第2酸化阻止膜と、
メサ型シリコン膜の上表面端部に配置する第1酸化阻止
膜とを除去し、メサ型シリコン膜の上表面端部のみが露
出するような等方的なエッチング条件を選択して行うこ
とが好ましい。具体的には、例えば、CF4と02を圧
力が数Torr(例えば、2Torr)になるようにコ
ントロールし、02は全流量の40%以上、バイアスパ
ワーを200〜300Wにすることでエッチングするこ
とができる。
は、メサ型シリコン膜を形成した後、基板上全面に酸化
阻止膜を形成し、次いでメサ型シリコン膜の上表面端部
に位置する酸化阻止膜を除去する。この場合の酸化阻止
膜は、特に限定されるものではないが、SiN膜が好ま
しい。この際の酸化阻止膜は、公知の方法で、20〜2
00nm程度の膜厚で形成することが好ましい。メサ型
シリコン膜の上表面端部に位置する酸化阻止膜を除去す
る方法としては、スパッタリング効果が強い異方性ドラ
イエッチングにより、平坦な面はエッチングされず、角
を有する形状のみがエッチングされる条件を選択して行
うことが好ましい。例えば、ガスは、C3F8又はC4
F8等のC−F系ガス、流量は装置によって適宜調整す
ることができる。圧力はmTorrオーダー、ソースパ
ワーは2000〜3000W、バイアスは500〜70
0Wの条件が挙げられる。また、トップシリコン層上に
第1酸化阻止膜を形成し、メサ型シリコンをパターニン
グする際に、第1酸化阻止膜を一緒にパターニングして
もよい。この場合には、このメサ型シリコン及び第1酸
化阻止膜上全面に、第2酸化阻止膜を形成し、さらに、
第2酸化阻止膜上全面に平坦化膜を形成する。第1及び
第2酸化阻止膜としては、上記と同様のものを用いるこ
とができる。この場合の第1酸化阻止膜の膜厚は10〜
500nm程度、第2酸化阻止膜の膜厚は5〜500n
m程度が好ましい。平坦化膜としては、特に限定される
ものではないが、SOG、BPSG、PSG等を20n
m〜2μm程度の膜厚で形成することが好ましい。その
後、平坦化膜を、メサ型シリコン膜と同程度の高さを有
するまでエッチングする。この際のエッチングは、公知
の方法、例えば、上部電極やチャンバー・ウォール等反
応室内に200℃以上の高温部を持たせ、そこへCF4
を導入、圧力が数mTorrになるように流量をコント
ロールし、ソースパワー1500〜2500W、バイア
ス400〜600Wでエッチングする方法により行うこ
とができる。得られた平坦化膜をマスクとして用い、第
1及び第2酸化阻止膜をエッチング除去する。この際の
エッチングは、マスクされていない第2酸化阻止膜と、
メサ型シリコン膜の上表面端部に配置する第1酸化阻止
膜とを除去し、メサ型シリコン膜の上表面端部のみが露
出するような等方的なエッチング条件を選択して行うこ
とが好ましい。具体的には、例えば、CF4と02を圧
力が数Torr(例えば、2Torr)になるようにコ
ントロールし、02は全流量の40%以上、バイアスパ
ワーを200〜300Wにすることでエッチングするこ
とができる。
【0020】上記のようにして得られた上表面端部に存
在する酸化阻止膜が除去されたメサ型シリコン膜を酸化
処理に付す。この場合の酸化処理の条件は、例えば、7
00〜1200℃程度の温度範囲で、平坦なシリコンウ
ェハ上で5〜500nm程度の酸化膜を得られる条件を
選択することが好ましい。これにより、メサ型シリコン
膜の上表面端部に、後の工程で形成するゲート酸化膜よ
りも厚い、例えば、最も厚い部分(コーナー部)がゲー
ト酸化膜の2倍以上の膜厚となる酸化膜を形成すること
ができる。
在する酸化阻止膜が除去されたメサ型シリコン膜を酸化
処理に付す。この場合の酸化処理の条件は、例えば、7
00〜1200℃程度の温度範囲で、平坦なシリコンウ
ェハ上で5〜500nm程度の酸化膜を得られる条件を
選択することが好ましい。これにより、メサ型シリコン
膜の上表面端部に、後の工程で形成するゲート酸化膜よ
りも厚い、例えば、最も厚い部分(コーナー部)がゲー
ト酸化膜の2倍以上の膜厚となる酸化膜を形成すること
ができる。
【0021】その後、公知の方法によって、ゲート酸化
膜の形成、ゲート電極の形成、ソース/ドレイン領域の
形成、しきい値電圧の制御等の工程を任意に行うことに
より半導体装置を得ることができる。さらに、半導体装
置の別の製造方法としては、SOI基板に、所望の形状
を有する酸化阻止膜を形成し、この酸化阻止膜を利用し
てLOCOS酸化を行ったのち、メサ型シリコン膜を形
成してもよい。まず、SOI基板上に酸化阻止膜を形成
したのち、素子分離膜形成領域に、公知の方法、例えば
フォトリソグラフィ及びエッチング工程により開口部を
形成する。そして、得られたSOI基板を、公知の方法
によりLOCOS酸化に付す。この際のLOCOS酸化
条件としては、700〜1200℃程度の温度範囲で、
平坦なシリコンウェハ上で5〜500nm程度の酸化膜
を得られる条件を選択することが好ましい。つまり、こ
の酸化により、素子分離膜形成領域のトップシリコン層
を酸化するが、トップシリコン層が深さ方向に完全に酸
化されるのではなく、完全に素子形成領域が分離されな
いように酸化する。具体的には、トップシリコン層の膜
厚の10〜90%程度を酸化する。なお、この際の酸化
は、ゲート酸化膜、電源電圧、トップシリコン層の形状
等により適宜調整することができる。その後、このLO
COS膜と残存するトップシリコン層とを、LOCOS
酸化で用いた酸化阻止膜を利用して、公知の方法、例え
ば異方性エッチングで、トップシリコン層下の絶縁層が
露出されるまで除去する。これにより、上表面端部に、
後に形成するゲート酸化膜よりも厚い酸化膜を有するメ
サ型シリコン膜を形成することができる。
膜の形成、ゲート電極の形成、ソース/ドレイン領域の
形成、しきい値電圧の制御等の工程を任意に行うことに
より半導体装置を得ることができる。さらに、半導体装
置の別の製造方法としては、SOI基板に、所望の形状
を有する酸化阻止膜を形成し、この酸化阻止膜を利用し
てLOCOS酸化を行ったのち、メサ型シリコン膜を形
成してもよい。まず、SOI基板上に酸化阻止膜を形成
したのち、素子分離膜形成領域に、公知の方法、例えば
フォトリソグラフィ及びエッチング工程により開口部を
形成する。そして、得られたSOI基板を、公知の方法
によりLOCOS酸化に付す。この際のLOCOS酸化
条件としては、700〜1200℃程度の温度範囲で、
平坦なシリコンウェハ上で5〜500nm程度の酸化膜
を得られる条件を選択することが好ましい。つまり、こ
の酸化により、素子分離膜形成領域のトップシリコン層
を酸化するが、トップシリコン層が深さ方向に完全に酸
化されるのではなく、完全に素子形成領域が分離されな
いように酸化する。具体的には、トップシリコン層の膜
厚の10〜90%程度を酸化する。なお、この際の酸化
は、ゲート酸化膜、電源電圧、トップシリコン層の形状
等により適宜調整することができる。その後、このLO
COS膜と残存するトップシリコン層とを、LOCOS
酸化で用いた酸化阻止膜を利用して、公知の方法、例え
ば異方性エッチングで、トップシリコン層下の絶縁層が
露出されるまで除去する。これにより、上表面端部に、
後に形成するゲート酸化膜よりも厚い酸化膜を有するメ
サ型シリコン膜を形成することができる。
【0022】
【作用】本発明の半導体装置によれば、メサ型シリコン
膜の上表面端部にゲート酸化膜よりも厚い酸化膜が形成
されているので、ゲート電極に電圧を印加した際に生じ
るメサ型シリコン膜の上表面端部でのゲート−チャネル
間容量を小さくするとともに、メサ型シリコン膜内のチ
ャネル領域への2方向からの電界集中を緩和し、結果と
して、半導体装置のオン/オフ特性が改善される。
膜の上表面端部にゲート酸化膜よりも厚い酸化膜が形成
されているので、ゲート電極に電圧を印加した際に生じ
るメサ型シリコン膜の上表面端部でのゲート−チャネル
間容量を小さくするとともに、メサ型シリコン膜内のチ
ャネル領域への2方向からの電界集中を緩和し、結果と
して、半導体装置のオン/オフ特性が改善される。
【0023】また、本発明の半導体装置の製造方法によ
れば、メサ型シリコン膜を有する基板上全面に酸化阻止
膜を形成し、次いでメサ型シリコン膜の上表面端部に位
置する酸化阻止膜を除去し、得られた酸化阻止膜をマス
クとして酸化処理することにより、メサ型シリコン膜の
上表面端部にゲート酸化膜よりも厚い酸化膜を形成する
ので、酸化処理する際には、SOI基板を構成する絶縁
層が酸化雰囲気から保護されるこことなる。これによ
り、従来のLOCOS酸化による素子分離方法に見られ
るような、酸化プロセス中のトップシリコンの薄膜化が
防止される。
れば、メサ型シリコン膜を有する基板上全面に酸化阻止
膜を形成し、次いでメサ型シリコン膜の上表面端部に位
置する酸化阻止膜を除去し、得られた酸化阻止膜をマス
クとして酸化処理することにより、メサ型シリコン膜の
上表面端部にゲート酸化膜よりも厚い酸化膜を形成する
ので、酸化処理する際には、SOI基板を構成する絶縁
層が酸化雰囲気から保護されるこことなる。これによ
り、従来のLOCOS酸化による素子分離方法に見られ
るような、酸化プロセス中のトップシリコンの薄膜化が
防止される。
【0024】さらに、SOI基板に、所望の形状を有す
る酸化阻止膜を形成し、この酸化阻止膜を利用してLO
COS酸化を行ったのち、メサ型シリコン膜を形成する
場合には、メサ型シリコン膜の上表面端部に十分な膜厚
を有するバーズビークが形成されることとなり、プロセ
ス中の洗浄工程等によって、基板上に形成された酸化膜
の膜厚が減少しても、メサ型シリコン膜の上表面端部が
露出することが回避される。
る酸化阻止膜を形成し、この酸化阻止膜を利用してLO
COS酸化を行ったのち、メサ型シリコン膜を形成する
場合には、メサ型シリコン膜の上表面端部に十分な膜厚
を有するバーズビークが形成されることとなり、プロセ
ス中の洗浄工程等によって、基板上に形成された酸化膜
の膜厚が減少しても、メサ型シリコン膜の上表面端部が
露出することが回避される。
【0025】
【実施例】以下に、本発明の半導体装置であるメサ型M
OSトランジスタ及びその製造方法の実施例を図面に基
づいて説明する。 実施例1 図1及び図1のA−A線断面図である図12に示したよ
うに、メサ型MOSトランジスタ7は、SOI基板10
を構成するメサ型シリコン13aの上に、ゲート酸化膜
21を介してゲート電極19が配設されて構成されてい
る。メサ型シリコン13aは、ゲート電極19直下のチ
ャネル領域9と、チャネル領域9に隣接するソース/ド
レイン領域8とからなる。また、メサ型シリコン13a
の上表面端部(ゲート電極19に電圧を印加した際にゲ
ート電極19からの電界が集中する部分)には、ゲート
酸化膜21よりも厚い酸化膜18が形成されている。
OSトランジスタ及びその製造方法の実施例を図面に基
づいて説明する。 実施例1 図1及び図1のA−A線断面図である図12に示したよ
うに、メサ型MOSトランジスタ7は、SOI基板10
を構成するメサ型シリコン13aの上に、ゲート酸化膜
21を介してゲート電極19が配設されて構成されてい
る。メサ型シリコン13aは、ゲート電極19直下のチ
ャネル領域9と、チャネル領域9に隣接するソース/ド
レイン領域8とからなる。また、メサ型シリコン13a
の上表面端部(ゲート電極19に電圧を印加した際にゲ
ート電極19からの電界が集中する部分)には、ゲート
酸化膜21よりも厚い酸化膜18が形成されている。
【0026】このように構成されるメサ型MOSトラン
ジスタ7においては、図12中Xの拡大図である図2に
示したように、ゲート電極19のオン作動時の電位が与
えられた場合にも、酸化膜18により、ゲート−チャネ
ル容量を中策することができ、よって、メサ型シリコン
13aのチャネル領域への上及び側面の2方向からの電
界集中を緩和することができる。これにより、図3に示
したようなゲート電圧−ドライブ電流曲線を得ることが
でき、トランジスタのオン/オフ特性を改善することが
できる。
ジスタ7においては、図12中Xの拡大図である図2に
示したように、ゲート電極19のオン作動時の電位が与
えられた場合にも、酸化膜18により、ゲート−チャネ
ル容量を中策することができ、よって、メサ型シリコン
13aのチャネル領域への上及び側面の2方向からの電
界集中を緩和することができる。これにより、図3に示
したようなゲート電圧−ドライブ電流曲線を得ることが
でき、トランジスタのオン/オフ特性を改善することが
できる。
【0027】以下に、メサ型MOSトランジスタの製造
方法について説明する。シリコン基板11上に、埋め込
み酸化膜12が200nm程度、トップシリコン層13
が100nm程度が形成されたSOI基板10を用い
る。図4に示したように、このSOI基板10のトップ
シリコン層13上に、5nm程度の酸化膜(図示せず)
と60nm程度のSiN膜14とを堆積する。
方法について説明する。シリコン基板11上に、埋め込
み酸化膜12が200nm程度、トップシリコン層13
が100nm程度が形成されたSOI基板10を用い
る。図4に示したように、このSOI基板10のトップ
シリコン層13上に、5nm程度の酸化膜(図示せず)
と60nm程度のSiN膜14とを堆積する。
【0028】次いで、図5に示したように、フォトリソ
グラフィと異方性ドライエッチング工程によって、後に
素子分離領域となりうる領域15のSiN膜14、酸化
膜及びトップシリコン層13を全て除去することによ
り、その領域15の埋め込み酸化膜12を露出させると
ともに、メサ型シリコン13aを形成する。さらに、図
6に示したように、SOI基板10上全面に、SiN膜
16を40nm程度堆積して、SiN膜14及び露出し
ている埋め込み酸化膜12をSiN膜16で被覆する。
そして、SiN膜16上に、平坦化能力に優れたSOG
膜17を堆積することによって平坦化を行う。
グラフィと異方性ドライエッチング工程によって、後に
素子分離領域となりうる領域15のSiN膜14、酸化
膜及びトップシリコン層13を全て除去することによ
り、その領域15の埋め込み酸化膜12を露出させると
ともに、メサ型シリコン13aを形成する。さらに、図
6に示したように、SOI基板10上全面に、SiN膜
16を40nm程度堆積して、SiN膜14及び露出し
ている埋め込み酸化膜12をSiN膜16で被覆する。
そして、SiN膜16上に、平坦化能力に優れたSOG
膜17を堆積することによって平坦化を行う。
【0029】次いで、図7に示したように、SOG膜1
7全面を、エッチバックによってメサ型シリコン13a
の上面と同位置まで除去する。そして、図8に示したよ
うに、残されたSOG膜17aをマスクにSiN膜16
をエッチングによって除去する。この際、SiNが等方
的なドライエッチングで50nm程度エッチングされる
ような条件を選択する。これにより、メサ型シリコン1
3a上に堆積されたSiN膜14の大部分は残り、メサ
型シリコン13aの上表面端部(後の工程で形成される
ゲート電極からの電界が集中する部分)のみのシリコン
が露出する。
7全面を、エッチバックによってメサ型シリコン13a
の上面と同位置まで除去する。そして、図8に示したよ
うに、残されたSOG膜17aをマスクにSiN膜16
をエッチングによって除去する。この際、SiNが等方
的なドライエッチングで50nm程度エッチングされる
ような条件を選択する。これにより、メサ型シリコン1
3a上に堆積されたSiN膜14の大部分は残り、メサ
型シリコン13aの上表面端部(後の工程で形成される
ゲート電極からの電界が集中する部分)のみのシリコン
が露出する。
【0030】次いで、図9に示したように、残されたS
OG膜17aを全て除去する。その後、図10に示した
ように、例えば、900℃程度のパイロジェニック酸化
で平坦なベアシリコンウェハ上で100nm程度の酸化
膜が得られる条件で、メサ型シリコン13aの上表面端
部の最も厚い部分が70nm程度になる酸化膜18を得
る。
OG膜17aを全て除去する。その後、図10に示した
ように、例えば、900℃程度のパイロジェニック酸化
で平坦なベアシリコンウェハ上で100nm程度の酸化
膜が得られる条件で、メサ型シリコン13aの上表面端
部の最も厚い部分が70nm程度になる酸化膜18を得
る。
【0031】次いで、図11に示したように、150℃
程度に加熱したリン酸によってメサ型シリコン13a及
び埋め込み酸化膜12上に残存するSiN膜14、16
を除去する。そして、イオン注入により、メサ型シリコ
ン13a及びSOI基板10の不純物濃度を調節する。
その後、図12に示したように、これら酸化膜18を有
するメサ型シリコン13aを含むSOI基板10上全面
に、膜厚8nm程度のゲート酸化膜21を形成し、さら
に、ゲート電極となるポリシリコン19を堆積する。
程度に加熱したリン酸によってメサ型シリコン13a及
び埋め込み酸化膜12上に残存するSiN膜14、16
を除去する。そして、イオン注入により、メサ型シリコ
ン13a及びSOI基板10の不純物濃度を調節する。
その後、図12に示したように、これら酸化膜18を有
するメサ型シリコン13aを含むSOI基板10上全面
に、膜厚8nm程度のゲート酸化膜21を形成し、さら
に、ゲート電極となるポリシリコン19を堆積する。
【0032】以下、通常のイオン注入、熱処理等の工程
を経ることにより、図1に示すようなメサ型MOSトラ
ンジスタ7を得る。 実施例2 上記実施例1と同様に、図4〜図11に示したように、
メサ型シリコン13aの上表面端部に酸化膜18を形成
する。
を経ることにより、図1に示すようなメサ型MOSトラ
ンジスタ7を得る。 実施例2 上記実施例1と同様に、図4〜図11に示したように、
メサ型シリコン13aの上表面端部に酸化膜18を形成
する。
【0033】その後、図13に示したように、これら酸
化膜18を有するメサ型シリコン13aを含むSOI基
板10上全面に、膜厚100nm程度のSiN膜20を
形成する。次いで、図14に示したように、SiN膜2
0を異方性のドライエッチングによってエッチバックす
ることにより、メサ型シリコン13aの上表面端部に形
成された酸化膜18と埋め込み酸化膜12表面との段差
部、つまりメサ型シリコン13aの側壁にSiNによる
スペーサ20aを形成することができる。これにより、
酸化膜18と埋め込み酸化膜12とによる段差を緩和す
ることができ、この段差に起因するゲート電極の加工の
困難さを回避することができる。
化膜18を有するメサ型シリコン13aを含むSOI基
板10上全面に、膜厚100nm程度のSiN膜20を
形成する。次いで、図14に示したように、SiN膜2
0を異方性のドライエッチングによってエッチバックす
ることにより、メサ型シリコン13aの上表面端部に形
成された酸化膜18と埋め込み酸化膜12表面との段差
部、つまりメサ型シリコン13aの側壁にSiNによる
スペーサ20aを形成することができる。これにより、
酸化膜18と埋め込み酸化膜12とによる段差を緩和す
ることができ、この段差に起因するゲート電極の加工の
困難さを回避することができる。
【0034】その後、図15に示したように、これら酸
化膜18及びスペーサ20aを有するメサ型シリコン1
3aを含むSOI基板10上全面に、ゲート酸化膜21
を形成し、さらに、ゲート電極となるポリシリコン19
を堆積する。 実施例3 シリコン基板31上に、埋め込み酸化膜32が200n
m程度、トップシリコン層33が100nm程度が形成
されたSOI基板30を用いる。図16に示したよう
に、このSOI基板30のトップシリコン層33上に、
5nm程度の酸化膜(図示せず)と60nm程度のSi
N膜34とを堆積する。
化膜18及びスペーサ20aを有するメサ型シリコン1
3aを含むSOI基板10上全面に、ゲート酸化膜21
を形成し、さらに、ゲート電極となるポリシリコン19
を堆積する。 実施例3 シリコン基板31上に、埋め込み酸化膜32が200n
m程度、トップシリコン層33が100nm程度が形成
されたSOI基板30を用いる。図16に示したよう
に、このSOI基板30のトップシリコン層33上に、
5nm程度の酸化膜(図示せず)と60nm程度のSi
N膜34とを堆積する。
【0035】次いで、図17に示したように、フォトリ
ソグラフィと異方性ドライエッチング工程によって、後
に素子分離領域となりうる領域35のSiN膜34のみ
を除去することにより、その領域35のトップシリコン
層33を露出させる。その後、図18に示したように、
素子分離領域となりうる領域35におけるトップシリコ
ン層33を深さ方向に少し残すように(トップシリコン
の全膜厚分の酸化はしない)、LOCOS酸化を行う。
酸化条件は、例えば、900℃程度のパイロジェニック
酸化で、平坦なベアシリコンウェハ上で100nm程度
の酸化膜が得られる条件で、素子分離領域となりうる領
域35に、酸化されずに残ったトップシリコン層33の
最小膜厚が50nm程度になる酸化膜36を得る。この
際、素子領域間は、酸化されずに残った薄いトップシリ
コン層33でつながっており、素子分離が十分に行われ
ていない状態となる。
ソグラフィと異方性ドライエッチング工程によって、後
に素子分離領域となりうる領域35のSiN膜34のみ
を除去することにより、その領域35のトップシリコン
層33を露出させる。その後、図18に示したように、
素子分離領域となりうる領域35におけるトップシリコ
ン層33を深さ方向に少し残すように(トップシリコン
の全膜厚分の酸化はしない)、LOCOS酸化を行う。
酸化条件は、例えば、900℃程度のパイロジェニック
酸化で、平坦なベアシリコンウェハ上で100nm程度
の酸化膜が得られる条件で、素子分離領域となりうる領
域35に、酸化されずに残ったトップシリコン層33の
最小膜厚が50nm程度になる酸化膜36を得る。この
際、素子領域間は、酸化されずに残った薄いトップシリ
コン層33でつながっており、素子分離が十分に行われ
ていない状態となる。
【0036】次いで、図19に示したように、残存する
SiN膜34をマスクにして、素子分離領域となりうる
領域35の酸化膜36(ここでは100nmの膜厚だけ
LOCOS酸化した膜)と、その下層に残っているトッ
プシリコン層33(ここでは50nmのシリコンが残っ
ている)とを、異方性ドライエッングで順次除去する。
これにより、素子領域間は完全に分離されることとなる
とともに、上表面端部分に酸化膜36aを有するメサ型
シリコン33aを形成する。
SiN膜34をマスクにして、素子分離領域となりうる
領域35の酸化膜36(ここでは100nmの膜厚だけ
LOCOS酸化した膜)と、その下層に残っているトッ
プシリコン層33(ここでは50nmのシリコンが残っ
ている)とを、異方性ドライエッングで順次除去する。
これにより、素子領域間は完全に分離されることとなる
とともに、上表面端部分に酸化膜36aを有するメサ型
シリコン33aを形成する。
【0037】さらに、図20に示したように、150℃
程度に加熱したリン酸によってSiN膜34を除去し、
イオン注入により、メサ型シリコン33a及びSOI基
板30の不純物濃度を調節する。その後、図21に示し
たように、上表面端部分に酸化膜36aを有するメサ型
シリコン33aを含むSOI基板30上全面に、膜厚8
nm程度のゲート酸化膜39を形成し、さらに、ゲート
電極となるポリシリコン37を堆積する。 実施例4 上記実施例2と同様に、図16〜図20に示したよう
に、メサ型シリコン33aの上表面端部に酸化膜36a
を形成する。
程度に加熱したリン酸によってSiN膜34を除去し、
イオン注入により、メサ型シリコン33a及びSOI基
板30の不純物濃度を調節する。その後、図21に示し
たように、上表面端部分に酸化膜36aを有するメサ型
シリコン33aを含むSOI基板30上全面に、膜厚8
nm程度のゲート酸化膜39を形成し、さらに、ゲート
電極となるポリシリコン37を堆積する。 実施例4 上記実施例2と同様に、図16〜図20に示したよう
に、メサ型シリコン33aの上表面端部に酸化膜36a
を形成する。
【0038】その後、図22に示したように、これら酸
化膜36aを有するメサ型シリコン33aを含むSOI
基板30上全面に、膜厚100nm程度のSiN膜38
を形成する。次いで、図23に示したように、SiN膜
38を異方性のドライエッチングによってエッチバック
することにより、メサ型シリコン33aの上表面端部に
形成された酸化膜36aと埋め込み酸化膜32表面との
段差部、つまりメサ型シリコン33aの側壁にSiNに
よるスペーサ38aを形成することができる。これによ
り、酸化膜36aと埋め込み酸化膜32とによる段差を
緩和することができ、この段差に起因するゲート電極の
加工の困難さを回避することができる。
化膜36aを有するメサ型シリコン33aを含むSOI
基板30上全面に、膜厚100nm程度のSiN膜38
を形成する。次いで、図23に示したように、SiN膜
38を異方性のドライエッチングによってエッチバック
することにより、メサ型シリコン33aの上表面端部に
形成された酸化膜36aと埋め込み酸化膜32表面との
段差部、つまりメサ型シリコン33aの側壁にSiNに
よるスペーサ38aを形成することができる。これによ
り、酸化膜36aと埋め込み酸化膜32とによる段差を
緩和することができ、この段差に起因するゲート電極の
加工の困難さを回避することができる。
【0039】その後、図24に示したように、これら酸
化膜36a及びスペーサ38aを有するメサ型シリコン
33aを含むSOI基板30上全面に、ゲート酸化膜3
9を形成し、さらに、ゲート電極となるポリシリコン3
7を堆積する。 実施例5 図25に示したように、シリコン基板41上に、埋め込
み酸化膜42が200nm程度、トップシリコン層43
が100nm程度が形成されたSOI基板40を用い
る。
化膜36a及びスペーサ38aを有するメサ型シリコン
33aを含むSOI基板30上全面に、ゲート酸化膜3
9を形成し、さらに、ゲート電極となるポリシリコン3
7を堆積する。 実施例5 図25に示したように、シリコン基板41上に、埋め込
み酸化膜42が200nm程度、トップシリコン層43
が100nm程度が形成されたSOI基板40を用い
る。
【0040】図26に示したように、フォトリソグラフ
ィと異方性ドライエッチング工程によって、後に素子分
離領域となりうる領域45のトップシリコン層43を全
て除去することにより、その領域45の埋め込み酸化膜
42を露出させるとともに、メサ型シリコン43aを形
成する。さらに、図27に示したように、SOI基板4
0上全面に、CVD酸化膜(図示せず)を5nm、Si
N膜44を40nm程度堆積する。
ィと異方性ドライエッチング工程によって、後に素子分
離領域となりうる領域45のトップシリコン層43を全
て除去することにより、その領域45の埋め込み酸化膜
42を露出させるとともに、メサ型シリコン43aを形
成する。さらに、図27に示したように、SOI基板4
0上全面に、CVD酸化膜(図示せず)を5nm、Si
N膜44を40nm程度堆積する。
【0041】次いで、図28に示したように、メサ型シ
リコン43aの上表面端部のSiN膜44を、スパッタ
リング効果の強い条件の異方性ドライエッチングで除去
する。この際のエッチングは、例えば、エッチングチャ
ンバー内にエッチングガスとしてC3 F8 を30SCC
M流しながら、圧力を3mtorrにコントロールし、
ソースパワーを2800W、バイアスパワーを600W
に設定して行う。このようなエッチング条件により、角
を有する形状に対してのみエッチングレートが得られ、
平坦な面を持った形状はエッチングできない。
リコン43aの上表面端部のSiN膜44を、スパッタ
リング効果の強い条件の異方性ドライエッチングで除去
する。この際のエッチングは、例えば、エッチングチャ
ンバー内にエッチングガスとしてC3 F8 を30SCC
M流しながら、圧力を3mtorrにコントロールし、
ソースパワーを2800W、バイアスパワーを600W
に設定して行う。このようなエッチング条件により、角
を有する形状に対してのみエッチングレートが得られ、
平坦な面を持った形状はエッチングできない。
【0042】そして、図29に示したように、残された
SiN膜44aをマスクとして、例えば、900℃程度
のパイロジェニック酸化で平坦なベアシリコンウェハ上
で100nm程度の酸化膜が得られる条件で、メサ型シ
リコン33aの上表面端部の最も厚い部分が70nm程
度になる酸化膜46を得る。次いで、図30に示したよ
うに、150℃程度に加熱したリン酸によってメサ型シ
リコン43a及び埋め込み酸化膜42上に残存するSi
N膜44aを除去する。そして、イオン注入により、メ
サ型シリコン43a及びSOI基板40の不純物濃度を
調節する。
SiN膜44aをマスクとして、例えば、900℃程度
のパイロジェニック酸化で平坦なベアシリコンウェハ上
で100nm程度の酸化膜が得られる条件で、メサ型シ
リコン33aの上表面端部の最も厚い部分が70nm程
度になる酸化膜46を得る。次いで、図30に示したよ
うに、150℃程度に加熱したリン酸によってメサ型シ
リコン43a及び埋め込み酸化膜42上に残存するSi
N膜44aを除去する。そして、イオン注入により、メ
サ型シリコン43a及びSOI基板40の不純物濃度を
調節する。
【0043】その後、図31に示したように、これら酸
化膜46を有するメサ型シリコン43aを含むSOI基
板40上全面に、膜厚8nm程度のゲート酸化膜49を
形成し、さらに、ゲート電極となるポリシリコン47を
堆積する。 実施例6 上記実施例5と同様に、図25〜図30に示したよう
に、SiN膜44aで被覆されたメサ型シリコン43a
の上表面端部に酸化膜46を形成する。
化膜46を有するメサ型シリコン43aを含むSOI基
板40上全面に、膜厚8nm程度のゲート酸化膜49を
形成し、さらに、ゲート電極となるポリシリコン47を
堆積する。 実施例6 上記実施例5と同様に、図25〜図30に示したよう
に、SiN膜44aで被覆されたメサ型シリコン43a
の上表面端部に酸化膜46を形成する。
【0044】その後、図32に示したように、これら酸
化膜46aを有するメサ型シリコン43a及びSiN膜
44aを含むSOI基板40上全面に、膜厚100nm
程度のSiN膜48を形成する。次いで、図33に示し
たように、SiN膜48を異方性のドライエッチングに
よってエッチバックすることにより、メサ型シリコン4
3aの上表面端部に形成された酸化膜46と埋め込み酸
化膜42表面との段差部、つまりメサ型シリコン43a
の側壁にSiNによるスペーサ48aを形成することが
できる。これにより、酸化膜46と埋め込み酸化膜42
とによる段差を緩和することができ、この段差に起因す
るゲート電極の加工の困難さを回避することができる。
化膜46aを有するメサ型シリコン43a及びSiN膜
44aを含むSOI基板40上全面に、膜厚100nm
程度のSiN膜48を形成する。次いで、図33に示し
たように、SiN膜48を異方性のドライエッチングに
よってエッチバックすることにより、メサ型シリコン4
3aの上表面端部に形成された酸化膜46と埋め込み酸
化膜42表面との段差部、つまりメサ型シリコン43a
の側壁にSiNによるスペーサ48aを形成することが
できる。これにより、酸化膜46と埋め込み酸化膜42
とによる段差を緩和することができ、この段差に起因す
るゲート電極の加工の困難さを回避することができる。
【0045】その後、図34に示したように、これら酸
化膜46及びスペーサ48aを有するメサ型シリコン4
3aを含むSOI基板40上全面に、ゲート酸化膜49
を形成し、さらに、ゲート電極となるポリシリコン47
を堆積する。
化膜46及びスペーサ48aを有するメサ型シリコン4
3aを含むSOI基板40上全面に、ゲート酸化膜49
を形成し、さらに、ゲート電極となるポリシリコン47
を堆積する。
【0046】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、酸化処理する際には、SOI基板を構成する絶縁層
を酸化雰囲気から保護することができる。よって、酸化
プロセス中の絶縁層からの酸素の回り込みによるトップ
シリコンの薄膜化を防止することができる。また、メサ
型シリコン膜の上表面端部に十分な膜厚を有するバーズ
ビークを形成することにより、プロセス中の洗浄工程等
によって、基板上に形成された酸化膜の膜厚が減少して
も、メサ型シリコン膜の上表面端部が露出することを回
避することができ、製造工程における制限がなくなり、
自由度が得られることとなる。
ば、酸化処理する際には、SOI基板を構成する絶縁層
を酸化雰囲気から保護することができる。よって、酸化
プロセス中の絶縁層からの酸素の回り込みによるトップ
シリコンの薄膜化を防止することができる。また、メサ
型シリコン膜の上表面端部に十分な膜厚を有するバーズ
ビークを形成することにより、プロセス中の洗浄工程等
によって、基板上に形成された酸化膜の膜厚が減少して
も、メサ型シリコン膜の上表面端部が露出することを回
避することができ、製造工程における制限がなくなり、
自由度が得られることとなる。
【0047】さらに、ゲート電極に電圧を印加した際に
生じるメサ型シリコン膜の上表面端部でのゲート−チャ
ネル間容量を小さくすることができるとともに、メサ型
シリコン膜内のチャネル領域への2方向からの電界集中
を緩和することができ、ひいては、オン/オフ特性が改
善された非常に高性能の半導体装置を製造することが可
能となる。
生じるメサ型シリコン膜の上表面端部でのゲート−チャ
ネル間容量を小さくすることができるとともに、メサ型
シリコン膜内のチャネル領域への2方向からの電界集中
を緩和することができ、ひいては、オン/オフ特性が改
善された非常に高性能の半導体装置を製造することが可
能となる。
【図1】本発明の半導体装置の実施例を示す要部の概略
斜視図である。
斜視図である。
【図2】本発明の半導体装置のメサ型シリコン膜の上表
面端部における電界集中を説明するための概略断面図で
ある。
面端部における電界集中を説明するための概略断面図で
ある。
【図3】本発明の半導体装置のドライブ電流−ゲート電
圧特性を示す図である。
圧特性を示す図である。
【図4】本発明の半導体装置の製造方法の第1実施例を
示す第1概略工程図である。
示す第1概略工程図である。
【図5】本発明の半導体装置の製造方法の第1実施例を
示す第2概略工程図である。
示す第2概略工程図である。
【図6】本発明の半導体装置の製造方法の第1実施例を
示す第3概略工程図である。
示す第3概略工程図である。
【図7】本発明の半導体装置の製造方法の第1実施例を
示す第4概略工程図である。
示す第4概略工程図である。
【図8】本発明の半導体装置の製造方法の第1実施例を
示す第5概略工程図である。
示す第5概略工程図である。
【図9】本発明の半導体装置の製造方法の第1実施例を
示す第6概略工程図である。
示す第6概略工程図である。
【図10】本発明の半導体装置の製造方法の第1実施例
を示す第7概略工程図である。
を示す第7概略工程図である。
【図11】本発明の半導体装置の製造方法の第1実施例
を示す第8概略工程図である。
を示す第8概略工程図である。
【図12】本発明の半導体装置の製造方法の第1実施例
を示す第9概略工程図である。
を示す第9概略工程図である。
【図13】本発明の半導体装置の製造方法の第2実施例
を示す概略工程図である。
を示す概略工程図である。
【図14】本発明の半導体装置の製造方法の第2実施例
を示す概略工程図である。
を示す概略工程図である。
【図15】本発明の半導体装置の製造方法の第2実施例
を示す概略工程図である。
を示す概略工程図である。
【図16】本発明の半導体装置の製造方法の第3実施例
を示す第1概略工程図である。
を示す第1概略工程図である。
【図17】本発明の半導体装置の製造方法の第3実施例
を示す第2概略工程図である。
を示す第2概略工程図である。
【図18】本発明の半導体装置の製造方法の第3実施例
を示す第3概略工程図である。
を示す第3概略工程図である。
【図19】本発明の半導体装置の製造方法の第3実施例
を示す第4概略工程図である。
を示す第4概略工程図である。
【図20】本発明の半導体装置の製造方法の第3実施例
を示す第5概略工程図である。
を示す第5概略工程図である。
【図21】本発明の半導体装置の製造方法の第3実施例
を示す第6概略工程図である。
を示す第6概略工程図である。
【図22】本発明の半導体装置の製造方法の第4実施例
を示す概略工程図である。
を示す概略工程図である。
【図23】本発明の半導体装置の製造方法の第4実施例
を示す概略工程図である。
を示す概略工程図である。
【図24】本発明の半導体装置の製造方法の第4実施例
を示す概略工程図である。
を示す概略工程図である。
【図25】本発明の半導体装置の製造方法の第5実施例
を示す第1概略工程図である。
を示す第1概略工程図である。
【図26】本発明の半導体装置の製造方法の第5実施例
を示す第2概略工程図である。
を示す第2概略工程図である。
【図27】本発明の半導体装置の製造方法の第5実施例
を示す第3概略工程図である。
を示す第3概略工程図である。
【図28】本発明の半導体装置の製造方法の第5実施例
を示す第4概略工程図である。
を示す第4概略工程図である。
【図29】本発明の半導体装置の製造方法の第5実施例
を示す第5概略工程図である。
を示す第5概略工程図である。
【図30】本発明の半導体装置の製造方法の第5実施例
を示す第6概略工程図である。
を示す第6概略工程図である。
【図31】本発明の半導体装置の製造方法の第5実施例
を示す第7概略工程図である。
を示す第7概略工程図である。
【図32】本発明の半導体装置の製造方法の第6実施例
を示す概略工程図である。
を示す概略工程図である。
【図33】本発明の半導体装置の製造方法の第6実施例
を示す概略工程図である。
を示す概略工程図である。
【図34】本発明の半導体装置の製造方法の第6実施例
を示す概略工程図である。
を示す概略工程図である。
【図35】従来の半導体装置の製造方法を示す第1概略
工程図である。
工程図である。
【図36】従来の半導体装置の製造方法を示す第2概略
工程図である。
工程図である。
【図37】従来の半導体装置の製造方法を示す第3概略
工程図である。
工程図である。
【図38】従来の半導体装置の製造方法を示す第4概略
工程図である。
工程図である。
【図39】従来の別の半導体装置を示す要部の概略断面
図である。
図である。
【図40】図39におけるYの拡大図である。
【図41】図39の半導体装置のドライブ電流−ゲート
電圧特性を示す図である。
電圧特性を示す図である。
【図42】従来の半導体装置のさらに別の製造方法を示
す第1概略工程図である。
す第1概略工程図である。
【図43】従来の半導体装置のさらに別の製造方法を示
す第2概略工程図である。
す第2概略工程図である。
【図44】従来の半導体装置のさらに別の製造方法を示
す第3概略工程図である。
す第3概略工程図である。
【図45】従来の半導体装置のさらに別の製造方法を示
す第4概略工程図である。
す第4概略工程図である。
【図46】図45におけるZの拡大図である。
【図47】従来の半導体装置のさらに別の製造方法を示
す概略工程図である。
す概略工程図である。
【図48】従来の半導体装置のさらに別の製造方法を示
す概略工程図である。
す概略工程図である。
【図49】図48におけるMの拡大図である。
7 メサ型MOSトランジスタ(半導体装置) 8 ソース/ドレイン領域 9 チャネル領域 10、30、40 SOI基板 11、31、41 シリコン基板 12、32、42 埋め込み絶縁膜(絶縁層) 13、33、43 トップシリコン層 13a、33a、43a メサ型シリコン膜 14、34、44 SiN膜(酸化阻止膜) 15、35、45 素子分離となりうる領域 16 SiN膜(酸化阻止膜) 17 SOG膜(平坦化膜) 18、36a、46 酸化膜 19、37、47 ゲート電極 20、38、48 SiN膜 20a、38a、48a スペーサ 21、39、49 ゲート絶縁膜 36、 LOCOS膜 36a LOCOS
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336
Claims (5)
- 【請求項1】 (i) 少なくとも絶縁層及びトップシリコ
ン層が順次形成されたSOI基板のトップシリコン層を
メサ型シリコン膜に加工し、 (ii)該メサ型シリコン膜を含むSOI基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むSOI基板上にゲート
絶縁膜及びゲート電極を形成することにより、 ソース/ドレイン領域及びチャネル領域が形成されたメ
サ型シリコン膜、 該メサ型シリコン膜上に形成されたゲート酸化膜及び前
記メサ型シリコン膜上に前記ゲート酸化膜を介して配設
されたゲート電極とからなり、前記ゲート電極下であっ
てメサ型シリコン膜の上表面端部に、前記ゲート酸化膜
よりも厚い酸化膜が形成されて構成される半導体装置を
製造することを特徴とする半導体装置の製造方法。 - 【請求項2】 工程(i) において、SOI基板上にさら
に第1酸化阻止膜を形成し、該第1酸化阻止膜ととも
に、トップシリコン層をメサ型シリコン膜に加工し、 工程(ii)において、SOI基板上全面に酸化阻止膜を形
成する工程が、前記第1酸化阻止膜を有する該メサ型シ
リコン膜を含むSOI基板上全面に、さらに第2酸化阻
止膜を形成することによりなされ、 メサ型シリコン膜の上表面端部に存在する前記酸化阻止
膜を除去する工程が、第2酸化阻止膜上全面に平坦化膜
を形成し、該平坦化膜を、前記メサ型シリコン膜の高さ
と同程度残存するようにエッチングし、該残存する平坦
化膜をマスクとして、前記メサ型シリコン膜の上表面端
部に存在する前記第1酸化阻止膜と第2酸化阻止膜とを
除去することによってなされる請求項1記載の半導体装
置の製造方法。 - 【請求項3】 工程(ii)の酸化阻止膜を除去する方法
が、異方性ドライエッチングである請求項1記載の半導
体装置の製造方法。 - 【請求項4】 (i) 絶縁層及びトップシリコン層が順次
形成されたSOI基板上に所望のパターンを有する酸化
阻止膜を形成し、 (ii)該酸化阻止膜をマスクとして用い、前記トップシリ
コン層の全てが酸化されない程度にLOCOS酸化に付
し、 (iii) 次いで、該酸化阻止膜をマスクとして用い、前記
トップシリコン層をメサ型シリコン膜に加工することに
より、メサ型シリコン膜の上表面端部に、後に形成する
ゲート酸化膜よりも厚い酸化膜を形成し、 (iv)前記メサ型シリコン膜を含むSOI基板上にゲート
絶縁膜及びゲート電極を形成することを特徴とする半導
体装置の製造方法。 - 【請求項5】 工程(iii)の後、メサ型シリコン膜の側
壁にサイドウォールスペーサを形成する請求項1又は4
に記載の半導体装置の製造方法。
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