JPS5966150A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS5966150A JPS5966150A JP17718882A JP17718882A JPS5966150A JP S5966150 A JPS5966150 A JP S5966150A JP 17718882 A JP17718882 A JP 17718882A JP 17718882 A JP17718882 A JP 17718882A JP S5966150 A JPS5966150 A JP S5966150A
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- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- semiconductor device
- wiring
- aluminum
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアルミニラ瓢等の金属の配線層を有する半導
体装置およびその製造方法6二関する◎〔発明の技術的
背景とその問題点〕 周知のようI:半導体基板に形成されたソース・Fレイ
ン領域などの拡散層或いはゲート等の接続はアルミニウ
ムを用いて行われているO第1図は従来のアルミニウム
配線を有する半導体装置を示す図である。図(−おいて
11は。
体装置およびその製造方法6二関する◎〔発明の技術的
背景とその問題点〕 周知のようI:半導体基板に形成されたソース・Fレイ
ン領域などの拡散層或いはゲート等の接続はアルミニウ
ムを用いて行われているO第1図は従来のアルミニウム
配線を有する半導体装置を示す図である。図(−おいて
11は。
拡散層12等、8IT定の領域の形成された半導体基板
で、この基板11上C;は絶縁膜13として酸化膜が形
成されている。15は、この絶縁膜13により絶縁され
た例えばポリシリコンによるゲート電極等多層配線の断
面を示しπものである。
で、この基板11上C;は絶縁膜13として酸化膜が形
成されている。15は、この絶縁膜13により絶縁され
た例えばポリシリコンによるゲート電極等多層配線の断
面を示しπものである。
このようなウェハ上に配線層16をアルミニウムの蒸着
等により形成した場合1図に示すように平担部はアルミ
ニウムか一様に蒸着されるが、コンタクトホール14付
近等、ウニ八表面の段差の大きい部分ではアルミニウム
配線が切れるという現象がしはしは生じる。
等により形成した場合1図に示すように平担部はアルミ
ニウムか一様に蒸着されるが、コンタクトホール14付
近等、ウニ八表面の段差の大きい部分ではアルミニウム
配線が切れるという現象がしはしは生じる。
特C二最近では、高集積化に伴い反応性イオンエツチン
グ法によってコンタクトホールを開口したりする場合が
多くなっているが1反応性イオンエツチング法では略垂
直に開口され、特C二ポリシリコン多層配線15付近の
コンタクトホール等では段差がより大きくなるため段差
81+分で断線を起こしやすく、いわゆる段切れとし)
う段差部3二おけるアルミニウム配線の配線不良の対策
が必要である。
グ法によってコンタクトホールを開口したりする場合が
多くなっているが1反応性イオンエツチング法では略垂
直に開口され、特C二ポリシリコン多層配線15付近の
コンタクトホール等では段差がより大きくなるため段差
81+分で断線を起こしやすく、いわゆる段切れとし)
う段差部3二おけるアルミニウム配線の配線不良の対策
が必要である。
この発明は上記のような点に鐵みてなされ定もので、そ
の目的とするところは、アルミニウム配線の段切れによ
る配線不良の防止された半導体装置およびその製造方法
を提供しようとするものである。
の目的とするところは、アルミニウム配線の段切れによ
る配線不良の防止された半導体装置およびその製造方法
を提供しようとするものである。
丁なわちこの発明C:係る半導体装置およびその製造方
法は、ポリシリコン(多結晶シリコン)を面の方向の如
何C拘ずほぼ一様の膜厚で等方的に付着形成できる性質
を利用し、アルミニウム配線の上層或いは下層Cニボリ
シリコン層の配線を形成しに2層構造の配線層C二より
配線するようにしたものである。
法は、ポリシリコン(多結晶シリコン)を面の方向の如
何C拘ずほぼ一様の膜厚で等方的に付着形成できる性質
を利用し、アルミニウム配線の上層或いは下層Cニボリ
シリコン層の配線を形成しに2層構造の配線層C二より
配線するようにしたものである。
以下図面ケ診照してこの発明の一実施例C二つき説明す
る0尚、以下図面C二おl、Nで、同一構成部分C二は
同一符号w (t L 、その詳細な説明は省略する0 まず、第2図(a)に示すように基板11内C:拡散層
12の形成されたウニノA上面のシリコン酸化膜力1ら
成る絶縁膜13上に上記の拡散層13(二開口するコン
タクトホール14を設ける0次に第2図(b)!−示す
ようC:ウニノ1全iiに第1の導電層としてアルミニ
ウム層20を被着し。
る0尚、以下図面C二おl、Nで、同一構成部分C二は
同一符号w (t L 、その詳細な説明は省略する0 まず、第2図(a)に示すように基板11内C:拡散層
12の形成されたウニノA上面のシリコン酸化膜力1ら
成る絶縁膜13上に上記の拡散層13(二開口するコン
タクトホール14を設ける0次に第2図(b)!−示す
ようC:ウニノ1全iiに第1の導電層としてアルミニ
ウム層20を被着し。
さらにこのアルミニウム層20上(=第2の導電リコン
層21wMr定の配線パターン(二写真食刻し、アルミ
ニウム層20とポリシリコン層21との2層構造の配線
層22を形成する。
層21wMr定の配線パターン(二写真食刻し、アルミ
ニウム層20とポリシリコン層21との2層構造の配線
層22を形成する。
この後、第2図(d) c示すようCニウニノ1上面C
二保護膜としてPEG膜(リンガラス膜)23乞被看す
る。
二保護膜としてPEG膜(リンガラス膜)23乞被看す
る。
更に1図示し℃いないがポンプイングツ(ット′となる
べき部分には、アルミニウム層2oが蕗出するようにP
SG膜23およびポリシリコン層21を写真蝕刻するり
これはボンディングワイヤとの良好な接続性を保つ定め
、ボンディングパット°部はアルミニウム面が好ましい
からである。
べき部分には、アルミニウム層2oが蕗出するようにP
SG膜23およびポリシリコン層21を写真蝕刻するり
これはボンディングワイヤとの良好な接続性を保つ定め
、ボンディングパット°部はアルミニウム面が好ましい
からである。
このようにし℃配線層22を形成した半導体装置では、
第3図で示すように、たとえアルミニウム層20が段切
れを生じたとしても、上層のポリシリコン層2ノがコン
タクトホールの面に沿い一様に形成されるため、配線層
22全体が断線状態にならずに済む◎この場合、アルミ
ニウム配線20と拡散層12とのコンタクト抵抗は拡散
11!12の不純物濃度によるがコンタクトホール14
が2μ×2μの場合拡散層の深さk 0.4 pmとす
ると通常約50−1000あり。
第3図で示すように、たとえアルミニウム層20が段切
れを生じたとしても、上層のポリシリコン層2ノがコン
タクトホールの面に沿い一様に形成されるため、配線層
22全体が断線状態にならずに済む◎この場合、アルミ
ニウム配線20と拡散層12とのコンタクト抵抗は拡散
11!12の不純物濃度によるがコンタクトホール14
が2μ×2μの場合拡散層の深さk 0.4 pmとす
ると通常約50−1000あり。
段切れな庄じたアルミニウム配線ン接続するポリシリコ
ン層21の抵抗は、上記コンタクト抵抗(=比べ殆んど
無視できる程小さい。
ン層21の抵抗は、上記コンタクト抵抗(=比べ殆んど
無視できる程小さい。
また、a来アルミニウム層2oの写真蝕刻工程(=おい
ては、アルミニウム表面で露光用の光が反射し、特に微
細なアルミニウムパターンでは、フォトマスクに正確に
沿ったエツチングが困難であったが、この実施例のよう
にアルミニウム層20上(ニポリシリコン層2]が被着
されているとポリシリコン層21が光を吸収するため、
より正確な写真蝕刻を行うことができる。
ては、アルミニウム表面で露光用の光が反射し、特に微
細なアルミニウムパターンでは、フォトマスクに正確に
沿ったエツチングが困難であったが、この実施例のよう
にアルミニウム層20上(ニポリシリコン層2]が被着
されているとポリシリコン層21が光を吸収するため、
より正確な写真蝕刻を行うことができる。
尚、上記実施例C二おいてポリシリコン層21をアルミ
ニウム層20上に被着させる工程は。
ニウム層20上に被着させる工程は。
低温(350℃〜600℃程曳)で行うことが望ましい
。これは、高湿C二おいては、シリコンとアルミニウム
とが合金を作り、この合金が拡散層12から基板11ま
で(二貫き拡散層12と基板11とをショートさせてし
まうからである。
。これは、高湿C二おいては、シリコンとアルミニウム
とが合金を作り、この合金が拡散層12から基板11ま
で(二貫き拡散層12と基板11とをショートさせてし
まうからである。
第4図に示す断面図は、この発明の他の実施例に係る半
導体装置を示す図である0これは。
導体装置を示す図である0これは。
下層にポリシリコン層21f形成し上層にアルミニウム
層202被看した配線層22により配線パターンを形成
するものであるりこの場合も前記実施例と同様≦:、ポ
リシリコン層2)がウェハ表面Iニ一様の膜厚で被着す
るため、アルミニウム層20が段切れを生じても下層の
ポリシリコン層21により電気的接続性を保つことがで
きる。
層202被看した配線層22により配線パターンを形成
するものであるりこの場合も前記実施例と同様≦:、ポ
リシリコン層2)がウェハ表面Iニ一様の膜厚で被着す
るため、アルミニウム層20が段切れを生じても下層の
ポリシリコン層21により電気的接続性を保つことがで
きる。
尚、上記第】および第2の実施例において。
第2の導坐′層としてポリシリコン層ケ形成する場合(
二つき述べたが、略等方的に一様の膜厚で形成でさる導
4性物實であれば他のものでも良し1口 〔発明の効果〕 以上のようC二この発明によれば、アルミニウム専の金
属配線の段切れの悪影響を防止できる半導体装置および
その製造方法を提供でき、特に多層配線構造を有する装
置に効果的である。
二つき述べたが、略等方的に一様の膜厚で形成でさる導
4性物實であれば他のものでも良し1口 〔発明の効果〕 以上のようC二この発明によれば、アルミニウム専の金
属配線の段切れの悪影響を防止できる半導体装置および
その製造方法を提供でき、特に多層配線構造を有する装
置に効果的である。
第1図は従来の半導体装置の断面図、第2図徘ミ利はこ
の発明の一実施例に係る半導体装置をその製造過程と共
に示す図、第3図はこの発明の一実施例に係る半導体装
置を拡大して示す断面図、第4図はこの発明の他の実施
例を示す断面図である。 11・・・半導体基板、12・・・拡散層、13・・・
絶縁膜、14・・・コンタクトホール、16・・・金属
配線層、20・・・アルミニウム層、21・・・ポリシ
リコン層、22・・・配線層。 出願人代理人 弁理士 鈴江 武 彦 第1図 16 第2図 1ム
の発明の一実施例に係る半導体装置をその製造過程と共
に示す図、第3図はこの発明の一実施例に係る半導体装
置を拡大して示す断面図、第4図はこの発明の他の実施
例を示す断面図である。 11・・・半導体基板、12・・・拡散層、13・・・
絶縁膜、14・・・コンタクトホール、16・・・金属
配線層、20・・・アルミニウム層、21・・・ポリシ
リコン層、22・・・配線層。 出願人代理人 弁理士 鈴江 武 彦 第1図 16 第2図 1ム
Claims (10)
- (1) 半導体基体と、この半導体上に形成されコン
タクトホールな有Tる粘鎌j換と、この絶縁膜上(:形
成され上記コンタクトホールによI]FlT足の部位(
:接続される配線層とを具備し、上記配線層は、尊軍性
の良好な%10導菫層と面の方向C二拘らず略等号的(
二被看する第2の導′串層との積層構造を敗しているこ
とを特徴とする半導体装置。 - (2) 上記配線層は、ポンディングパッドを有する
ことを特徴とする特許請求の範囲第1項記戦の半導体装
置。 - (3) 上記第1の#!i゛層は主成分がアルミニウ
ムであることを特徴とする特許6肯求の範囲第1項また
は第2項記戦の半導体装置口 - (4) 上記第2の専′*:層は主成分がポリシリコ
ンであることを特徴とする特許請求の範囲第1項乃至第
3項いずれか記載の半導体装置。 - (5) 上記配線層は、第1の導電層上C:第2の8
8層が積層し、ボンデイングノスツド(ニジま第2の導
電層が被看され℃いないことに特徴とする特許請求の範
囲第l狽乃至第4項し1すれ力)B己載の半導体装置。 - (6)半導体基体上に絶縁膜ン被看し所定の位置にコン
タクトホールン形取する工程と、この絶縁膜上に都゛申
゛性の良好な第1の導電層および面の方向に拘らず略等
号的覧二被看する第2の導電1層のいずれかが上記コン
タクトホールを通じて半導体基体に接続するよう(二順
次積馳被看する工程と、この第1および第2の尊串層を
所定の配線)睡のパターンとなるよう≦ニエッチングす
る工程とを具も笛Tることt特徴とする半導体装置の製
造方法0 - (7) 上記配線層にポンプイングツζラドg’lr
>設けることを特徴とする特許請求の範囲第6項S己
載の半導体装置の製造方法。 - (8)上記第1の導電層として、アルミニウムを主成分
とする金属を用いることを特徴とする特許請求の範囲第
6項または第7項記載の半導体装置の製造方法。 - (9)上記第2の導電層として、ポリシリコンを主成分
とする導電材を用いることt特徴とする特許請求の範囲
第6項乃至第8項いずれか記載の半導体装置の製造方法
。 - (10)上記配線層となる導電層の積層被着工程は、第
1の導電層および第2の導電層の順に行い、上記エツチ
ング工程は、上記ボンディングパラF部の第1の導電層
が露出するように上層の第2の導電層をエツチングする
ことを特徴とする特許請求の範囲第6項乃至第9項いず
れか記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57177188A JPH0620067B2 (ja) | 1982-10-08 | 1982-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57177188A JPH0620067B2 (ja) | 1982-10-08 | 1982-10-08 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5966150A true JPS5966150A (ja) | 1984-04-14 |
JPH0620067B2 JPH0620067B2 (ja) | 1994-03-16 |
Family
ID=16026711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57177188A Expired - Lifetime JPH0620067B2 (ja) | 1982-10-08 | 1982-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0620067B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6127657A (ja) * | 1984-07-18 | 1986-02-07 | Hitachi Ltd | 配線構造体およびその製造方法 |
JPS6143449A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 配線パタ−ンの形成方法 |
JPS6146050A (ja) * | 1984-08-10 | 1986-03-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113477A (en) * | 1975-03-28 | 1976-10-06 | Fujitsu Ltd | Semiconductor device |
JPS51147273A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
JPS54145488A (en) * | 1979-03-01 | 1979-11-13 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-10-08 JP JP57177188A patent/JPH0620067B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113477A (en) * | 1975-03-28 | 1976-10-06 | Fujitsu Ltd | Semiconductor device |
JPS51147273A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
JPS54145488A (en) * | 1979-03-01 | 1979-11-13 | Toshiba Corp | Semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6127657A (ja) * | 1984-07-18 | 1986-02-07 | Hitachi Ltd | 配線構造体およびその製造方法 |
JPS6143449A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 配線パタ−ンの形成方法 |
JPS6146050A (ja) * | 1984-08-10 | 1986-03-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
JPH0576783B2 (ja) * | 1984-08-10 | 1993-10-25 | Nippon Electric Ic Microcomput |
Also Published As
Publication number | Publication date |
---|---|
JPH0620067B2 (ja) | 1994-03-16 |
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