JPS6146050A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6146050A JPS6146050A JP59167509A JP16750984A JPS6146050A JP S6146050 A JPS6146050 A JP S6146050A JP 59167509 A JP59167509 A JP 59167509A JP 16750984 A JP16750984 A JP 16750984A JP S6146050 A JPS6146050 A JP S6146050A
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- JP
- Japan
- Prior art keywords
- wiring
- power supply
- circuit
- semiconductor integrated
- integrated circuit
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- Granted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は半導体集積回路装置の回路能力向上に関する
ものである。
ものである。
(従来の技術)
一般に、半導体集積回路装置においてその入力特性を向
上する為には、回路に供給する電源の浮き及び落ちを極
力少なくする必要がわる。このため浮き及び落ちを抑え
るために電源線の幅をできるだけ広げた半導体集積回路
装置が考えられ使用されてきた。しかし電源の浮き及び
落ちを抑えたものの、半導体集積回路装置の面積を必要
以上大きくしてしまうという欠点があった。
上する為には、回路に供給する電源の浮き及び落ちを極
力少なくする必要がわる。このため浮き及び落ちを抑え
るために電源線の幅をできるだけ広げた半導体集積回路
装置が考えられ使用されてきた。しかし電源の浮き及び
落ちを抑えたものの、半導体集積回路装置の面積を必要
以上大きくしてしまうという欠点があった。
(発明が解決しようとする問題点)
本発明の目的は電源の浮き及び落ちを抑え、しかも面積
の小さい半導体集積回路装置を提供することである。
の小さい半導体集積回路装置を提供することである。
(問題点を解決するための手段)
本発明によれば電源線を0.aの層で重ねて配線するこ
とを特徴とする半導体集積回路装置を得る。
とを特徴とする半導体集積回路装置を得る。
(実施例)
以下に図面を参照して本発明をより詳細に説明する。
従来は第3図に示すように電源パット1から広い配線3
を用いて回路2に電源電圧を供給していた。第1図は第
3図の人からBの点線で示した部分の断面図で、基板3
1の上に絶縁層32に囲まれた導電層33がある。
を用いて回路2に電源電圧を供給していた。第1図は第
3図の人からBの点線で示した部分の断面図で、基板3
1の上に絶縁層32に囲まれた導電層33がある。
かかる構成では導電層33の厚さには限界があるため幅
をかなり広くしないと配線インピーダンスによりて第3
図の回路2に鍼音が加わり出力の歪みが大きくなってい
た。
をかなり広くしないと配線インピーダンスによりて第3
図の回路2に鍼音が加わり出力の歪みが大きくなってい
た。
本発明の一実施例による第1図によれば電源パット11
から回路12への配線を配置13とその上の同一成分か
らなる同じ幅の配m14の二つの層の配線で形成してい
る。第2図は第1図のAからB′ の点巌で示した部分
の断面図で基板41の上に絶’eRj442f、はさみ
第一導電層43と第二導電層44がるる。
から回路12への配線を配置13とその上の同一成分か
らなる同じ幅の配m14の二つの層の配線で形成してい
る。第2図は第1図のAからB′ の点巌で示した部分
の断面図で基板41の上に絶’eRj442f、はさみ
第一導電層43と第二導電層44がるる。
このように回路に供給する電源に2つの同一成分からな
る導電層43.44を用いれば、第2図の回路11で消
費される電流による配線インピーダンスからの影−fJ
を十分抑えるだけの配線断面積にすることができるので
回路の能力を向上させ、規格に対して十分余裕を持たせ
ることができる。また従来の電源電圧を供給する配線3
(または導電層33)の断面積を細い幅で実現できるの
で従来の半導体集積回路装置に比べるとチップサイズを
小さくすることができる。
る導電層43.44を用いれば、第2図の回路11で消
費される電流による配線インピーダンスからの影−fJ
を十分抑えるだけの配線断面積にすることができるので
回路の能力を向上させ、規格に対して十分余裕を持たせ
ることができる。また従来の電源電圧を供給する配線3
(または導電層33)の断面積を細い幅で実現できるの
で従来の半導体集積回路装置に比べるとチップサイズを
小さくすることができる。
以上本発明の技術分野について回路能力の向上につき述
べて来たが、複数の同成分の層をIKねて配線の断面積
を項すことにより配線寿命を伸すこともできる。
べて来たが、複数の同成分の層をIKねて配線の断面積
を項すことにより配線寿命を伸すこともできる。
又本発明がバイポーラその他の集積回路装置に適用出来
る事は申す迄もない。
る事は申す迄もない。
(発明の効果)
このように本発明によれば、チップチップを大きくする
ことなく電源の浮きや落ちを防ぐことができる。
ことなく電源の浮きや落ちを防ぐことができる。
第1図は本発明の一実施例による半導体集積回路装置の
電源配線を示すブロック図、第2図は第1図A−B断面
ての断面図である。第3図は従来の電源配線を示すブロ
ック図であるっ第1図は第3図A’−B’断面図である
。 1.11・・・・・・電源パッド、2.12・・・・・
・回路、3゜13.14・・・・・・回路に配線されて
いる電源、腺、31゜41・・・・・・基板、32.4
2・・・・・・絶縁層、33・・・・・・導電層、43
・・・・・・第一導電層、44・・・・・・第二等電層
。 李 l 図 草 3 図 茶4 図
電源配線を示すブロック図、第2図は第1図A−B断面
ての断面図である。第3図は従来の電源配線を示すブロ
ック図であるっ第1図は第3図A’−B’断面図である
。 1.11・・・・・・電源パッド、2.12・・・・・
・回路、3゜13.14・・・・・・回路に配線されて
いる電源、腺、31゜41・・・・・・基板、32.4
2・・・・・・絶縁層、33・・・・・・導電層、43
・・・・・・第一導電層、44・・・・・・第二等電層
。 李 l 図 草 3 図 茶4 図
Claims (1)
- 電源線が第1の導電体および第2の導電体で構成されて
おり該第1および第2の導電体が重畳して配置されかつ
該第1および第2の導電体がすくなくとも1ケ所で互い
に導通されてなることを特徴とする半導体集積回路装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167509A JPS6146050A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167509A JPS6146050A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6146050A true JPS6146050A (ja) | 1986-03-06 |
JPH0576783B2 JPH0576783B2 (ja) | 1993-10-25 |
Family
ID=15850996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59167509A Granted JPS6146050A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6146050A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63178323U (ja) * | 1987-05-12 | 1988-11-18 | ||
EP0378809A2 (en) * | 1988-12-16 | 1990-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device having a multilayer interconnection structure |
EP0394878A2 (en) * | 1989-04-26 | 1990-10-31 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5732654A (en) * | 1980-08-07 | 1982-02-22 | Nec Corp | Semiconductor integrated circuit device |
JPS58196034A (ja) * | 1982-05-11 | 1983-11-15 | Toshiba Corp | 表示装置用駆動回路基板 |
JPS5966150A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-08-10 JP JP59167509A patent/JPS6146050A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5732654A (en) * | 1980-08-07 | 1982-02-22 | Nec Corp | Semiconductor integrated circuit device |
JPS58196034A (ja) * | 1982-05-11 | 1983-11-15 | Toshiba Corp | 表示装置用駆動回路基板 |
JPS5966150A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体装置およびその製造方法 |
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JPH0530358Y2 (ja) * | 1987-05-12 | 1993-08-03 | ||
EP0378809A2 (en) * | 1988-12-16 | 1990-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device having a multilayer interconnection structure |
US5148263A (en) * | 1988-12-16 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a multi-layer interconnect structure |
EP0394878A2 (en) * | 1989-04-26 | 1990-10-31 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring structure |
US5063433A (en) * | 1989-04-26 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring structure |
Also Published As
Publication number | Publication date |
---|---|
JPH0576783B2 (ja) | 1993-10-25 |
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