JPS5959035U - Ａ−ｄ変換装置 - Google Patents

Ａ−ｄ変換装置

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Publication number
JPS5959035U
JPS5959035U JP15331982U JP15331982U JPS5959035U JP S5959035 U JPS5959035 U JP S5959035U JP 15331982 U JP15331982 U JP 15331982U JP 15331982 U JP15331982 U JP 15331982U JP S5959035 U JPS5959035 U JP S5959035U
Authority
JP
Japan
Prior art keywords
voltage
analog input
stage
voltages
bits
Prior art date
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Pending
Application number
JP15331982U
Other languages
English (en)
Inventor
村上　芳廣
誠 新納
畠　尚平
Original Assignee
ソニー株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の直並列型Ａ−Ｄ変換装置の一例の接続図
、第２図はその第１段及び第２段のＡ−Ｄ変換器の一例
の接続図、第３図は本考案のＡ−−−Ｄ変換装置の一実
施例を示す接続図、第４図はその要部の基準電圧発生回
路の具体例の接続図、第５図は基準電圧発生回路の別の
例の接続図、第６図〜第８図は第３図の実施例の動作の
説明のための図である。 図中、１０は入力端子、２０は第１段のＡ−Ｄ変換器、
０１〜Ｃ１５は電圧比較器、２３はエンコーダー１９０
は基準電圧発生回路、５０は遅延回路、７０は第２段の
Ａ−Ｄ変換器、８０はデジタル合成器である。 第７図 第８図

Claims (1)

    【実用新案登録請求の範囲】
  1. アナログ入力電圧を夫々一定電位ずつ順次異なる基準電
    圧と比較する複数の電圧比較器及びこの複数の電圧比較
    器の出力を符号化して上記アナログ入力電圧をＡ、−Ｄ
    変換した所要ビット数の２進符号信号を得るエンコーダ
    ーを有する第１段のＡ−り変換器と、この第１段のＡ−
    、−Ｄ変換器の上記複数の電圧比較器の出力から−、各
    電圧比較器の出力を上記アナログ入力電圧がその電圧比
    較器の基準電圧量子であるか基準電圧に満たないかに応
    じて１またはＯて表わしたときの、上記複数の電圧比較
    器の出力の総和をＸとするとき、電圧Ｖ）、１＝ＸＶ□
    ＋Ｖ２及びＶＬ＝Ｖ、４−Ｖ３（ただし、ｖ、、　ｖ２
    及びＶ３は一定電圧）を発生させる基準電圧発生回路と
    、この゛　　　　基準電圧発生回路から得られる上記電
    圧■８及び′■、を夫々動作範囲の上限及び下限の基準
    電圧として上記アナログ入力電圧をＡ−Ｄ変換して所要
    ビット数の２進符号信号を得る第２段のＡ−Ｄ変換器と
    、上記第１段及び第２段のＡ−Ｄ変換器の出力の２進符
    号信号を合成して所定ビット数の２連符号信号を得るデ
    ジタル合成器とからなるＡ−Ｄ変換装置。
JP15331982U 1982-10-09 1982-10-09 Ａ−ｄ変換装置 Pending JPS5959035U (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161024A (ja) * 1985-01-09 1986-07-21 Nec Corp Ａ／ｄ変換回路
JPH088745A (ja) * 1994-06-22 1996-01-12 Sharp Corp 信号処理回路

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