JPS5956740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5956740A JPS5956740A JP16713782A JP16713782A JPS5956740A JP S5956740 A JPS5956740 A JP S5956740A JP 16713782 A JP16713782 A JP 16713782A JP 16713782 A JP16713782 A JP 16713782A JP S5956740 A JPS5956740 A JP S5956740A
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- Japan
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- isolation region
- film
- collector
- element isolation
- protective film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ、）発明の技術分野
本発明は半導体装置の製造方法のうち、特に半導体集積
回路（工Ｃ）の素子間分離領域とコレクタ分離領域との
自己整合的な形成方法に関する。
回路（工Ｃ）の素子間分離領域とコレクタ分離領域との
自己整合的な形成方法に関する。
（１））従来技術と問題点
従前から窒化シリコン（ＳＩ ｍ１＝４４ ）膜を利用
した］ＯＰ （Ｌｓｏｌ−ａｔｉｏｎ Ｗｉｆ、ｋ
ｌ Ｏｘｉ＋１ｅ ａｎｄ ＰｏｌｙｓｕｉＣｏｕ
）方式の素子間分離領域の形成方法が知られておし、そ
れｔｉｔ分離領域をエツチングしてＵ字形状の尚を形成
（７、溝内の表面に二酸化シリコン（ＳＬＯ，）膜を形
成して、その内部を多結晶シリコンで埋没させるいわゆ
る誘置体分離方式である。第１図にその一例の形成工程
途中図を示し、１はＰ型シリコン爪板、２はｎ十型シリ
コン結晶層、３はＩｆ型シリコン結晶層、４は５ｉｏ１
膜１５は５ｊ−ｘＮ、膜で、このＳ １ ｑＥ１４ 膜
をマスクとしてエツチングして（Ｊ形河６を形成し、そ
の内面に５ｉ−Ｏｓ ＩＩ＠ ７を生成し、内ｉｉｉ！
全体を多結晶シリコン８で埋没さ姓、欠いでその表面に
も５ｉｎｓ膜９を生成する方式である。
した］ＯＰ （Ｌｓｏｌ−ａｔｉｏｎ Ｗｉｆ、ｋ
ｌ Ｏｘｉ＋１ｅ ａｎｄ ＰｏｌｙｓｕｉＣｏｕ
）方式の素子間分離領域の形成方法が知られておし、そ
れｔｉｔ分離領域をエツチングしてＵ字形状の尚を形成
（７、溝内の表面に二酸化シリコン（ＳＬＯ，）膜を形
成して、その内部を多結晶シリコンで埋没させるいわゆ
る誘置体分離方式である。第１図にその一例の形成工程
途中図を示し、１はＰ型シリコン爪板、２はｎ十型シリ
コン結晶層、３はＩｆ型シリコン結晶層、４は５ｉｏ１
膜１５は５ｊ−ｘＮ、膜で、このＳ １ ｑＥ１４ 膜
をマスクとしてエツチングして（Ｊ形河６を形成し、そ
の内面に５ｉ−Ｏｓ ＩＩ＠ ７を生成し、内ｉｉｉ！
全体を多結晶シリコン８で埋没さ姓、欠いでその表面に
も５ｉｎｓ膜９を生成する方式である。
ところが、最近に至りコレクタ分離領域をもＵ形溝に形
成し、同様にしてその購内部を５ｉ（−＋ 、 ｊｉ４
４と多結晶シリコン膜とで埋込む方法が採られてい為、
、第２図はその工程断面図で、Ｙ３型シリコン爪板１ま
で鳴する素子間分離領域１０に対して、ｎ＋型シリコン
結晶層２にまで達するコレクタ分離領域１１が形成され
る。このようなコレクタ分離領域ヲ形成スルト、つ、ｔ
−／ｌ／ｌ’ヘース（Ｗａｌｌｅａ Ｂａ５ｅ）１２の
形成が可能となるから、高密度化ができると共にコレク
タベースの接合面積が小さくなつ−〔寄生容態を小さく
できる利点がある。
成し、同様にしてその購内部を５ｉ（−＋ 、 ｊｉ４
４と多結晶シリコン膜とで埋込む方法が採られてい為、
、第２図はその工程断面図で、Ｙ３型シリコン爪板１ま
で鳴する素子間分離領域１０に対して、ｎ＋型シリコン
結晶層２にまで達するコレクタ分離領域１１が形成され
る。このようなコレクタ分離領域ヲ形成スルト、つ、ｔ
−／ｌ／ｌ’ヘース（Ｗａｌｌｅａ Ｂａ５ｅ）１２の
形成が可能となるから、高密度化ができると共にコレク
タベースの接合面積が小さくなつ−〔寄生容態を小さく
できる利点がある。
と（に、１１＋型シリコンＮ２はコレクタの埋没層であ
り、ｎ型シリコ７層３はベースやエミッタが形成される
素子領域となるものである。
り、ｎ型シリコ７層３はベースやエミッタが形成される
素子領域となるものである。
しかしながら、第３図に示すように素子間分離領域１０
とコレクタ分離領域１１とはその深さが異っているから
、２回のパターンニング工程と同じく２回の溝をエツチ
ングする工程を繰返えさなければならない。しかも、２
回のパターン誤差グは１１１互のパターン誤差を考慮し
て、その誤差の見込みづ法だけ余裕のある面積を殻＆−
ｊ’ 、’ｚりればならない。こＪｌは高″Ｒｆ度化・
高集積化するＩＣにとって決しで望ましいことではなく
、集積度向」二を］更に害することになる。
とコレクタ分離領域１１とはその深さが異っているから
、２回のパターンニング工程と同じく２回の溝をエツチ
ングする工程を繰返えさなければならない。しかも、２
回のパターン誤差グは１１１互のパターン誤差を考慮し
て、その誤差の見込みづ法だけ余裕のある面積を殻＆−
ｊ’ 、’ｚりればならない。こＪｌは高″Ｒｆ度化・
高集積化するＩＣにとって決しで望ましいことではなく
、集積度向」二を］更に害することになる。
（ｃ） 発明の目的
本発明は上記のＩＩＪ題点を１．ｉ；去して、形成上程
をｊＡ７ 、ｔｈ［１すると共にコレクタ分層領域をも
素子量分１・１１１領域に列し、セルファライン（自己
整合）で形成して高集積化できる製造方法’ｃ ｉＭ案
するものである。
をｊＡ７ 、ｔｈ［１すると共にコレクタ分層領域をも
素子量分１・１１１領域に列し、セルファライン（自己
整合）で形成して高集積化できる製造方法’ｃ ｉＭ案
するものである。
（１）発明の（１も成
本発明の特徴は、上記した従来のＳｉＯ寓暎と、Ｓ Ｌ
、 Ｎ、 膜のような絶縁１模に加えて、その上に
保糾膜を被着し、これらの膜をマスクとして、−導電型
半導体紙板上の反゛列尋市：型半導体層の所要の深さ、
すなわちコレクタ分離領域までコレクタ分離領域および
素子量分＾任領域をＵ形病状にエツチング除去し、次い
で再度保説膜を被７ＲＬ、更に）１ｉ度被着した保護膜
の膜＋ｆ−分プどりエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレクタ分離
領域内全面と、素子間分離領域の溝内周囲側面に保護膜
を残存させた後、保ｄφ膜をマスクとして素子間分離領
域の所要深さまでエツチング除去する工程が含まれた製
造方法であり、以下図面を参照して実施例によって詳細
に説明する。
、 Ｎ、 膜のような絶縁１模に加えて、その上に
保糾膜を被着し、これらの膜をマスクとして、−導電型
半導体紙板上の反゛列尋市：型半導体層の所要の深さ、
すなわちコレクタ分離領域までコレクタ分離領域および
素子量分＾任領域をＵ形病状にエツチング除去し、次い
で再度保説膜を被７ＲＬ、更に）１ｉ度被着した保護膜
の膜＋ｆ−分プどりエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレクタ分離
領域内全面と、素子間分離領域の溝内周囲側面に保護膜
を残存させた後、保ｄφ膜をマスクとして素子間分離領
域の所要深さまでエツチング除去する工程が含まれた製
造方法であり、以下図面を参照して実施例によって詳細
に説明する。
（Ｉ〕）発明の実施例
第３図ないし第８図は本発明にか−る一実施例の形成工
科類断面図である。先づ、第３図に示すようにＰ型シリ
コンへ体１１にｎ＋ ｆ（９シリコン１ｎ１２およびｎ
１７９７７層１３をエピタキシャル成長しくこれらをシ
リコン爪板と総称する）その」二面にＨ昨Ｖｆ−１０（
１０人のＳ ’ｊ−０＠膜１４と、膜厚２ ｆｌ ００
人のＳ：１−３１＝＋４１１ＦＪ １５からなる絶縁膜
と膜厚１．／＝（７）ＰＳＣＪｐ１６からなる保護膜を
気相成長する。
科類断面図である。先づ、第３図に示すようにＰ型シリ
コンへ体１１にｎ＋ ｆ（９シリコン１ｎ１２およびｎ
１７９７７層１３をエピタキシャル成長しくこれらをシ
リコン爪板と総称する）その」二面にＨ昨Ｖｆ−１０（
１０人のＳ ’ｊ−０＠膜１４と、膜厚２ ｆｌ ００
人のＳ：１−３１＝＋４１１ＦＪ １５からなる絶縁膜
と膜厚１．／＝（７）ＰＳＣＪｐ１６からなる保護膜を
気相成長する。
次いで、第４図に示すようにＶシスト膜（図示していな
い）をマスクとしてフォトプロセスによってＰＳＧ膜１
６ 、５ｉｓＮ番膜１５および昌ｉ０ｓ膜１４を選択的
に窓あけして、素子量分４雛領域１７とコレクタ分離領
域１８上のシリコン基板面を露出した後、リアクティブ
イオンエツチングによって」二記両領域をエツチングし
て、ｎ−’−１Ａシリコン層１２に玲するＵ形溝を形成
する。エツチング１ｊｌｌは四鳴化炭素（（：Ｃ１４）
と三ｑ１化硼素（１３ｃ紅、）との混合ガスを用いて、
時間コントロールによってＩＸ＋４！ｉＩ！シリコン層
の重上又はその中間までエツチングする。尚 ｊ、寡の
幅はコレクタ分離領域がｌ／ｊ”程度。
い）をマスクとしてフォトプロセスによってＰＳＧ膜１
６ 、５ｉｓＮ番膜１５および昌ｉ０ｓ膜１４を選択的
に窓あけして、素子量分４雛領域１７とコレクタ分離領
域１８上のシリコン基板面を露出した後、リアクティブ
イオンエツチングによって」二記両領域をエツチングし
て、ｎ−’−１Ａシリコン層１２に玲するＵ形溝を形成
する。エツチング１ｊｌｌは四鳴化炭素（（：Ｃ１４）
と三ｑ１化硼素（１３ｃ紅、）との混合ガスを用いて、
時間コントロールによってＩＸ＋４！ｉＩ！シリコン層
の重上又はその中間までエツチングする。尚 ｊ、寡の
幅はコレクタ分離領域がｌ／ｊ”程度。
）、Ｔ間’Ａ圃ｈ ｉｉ頁域カ８／” ：Ｉ呈Ｌ”１−
Ｃ１ｔｉコ、？−ｔＬ ラノｔＨ３さＱま１〕十型シリ
コン層の直上又なまその中間までであるから１．５・−
３／７ｍトｆｚル、次いで、第５図に示すように化学気
イ１」成長（ＣＶ ｉ） ） 法ＶＣヨツ”’Ｃソ（７
）上１ｒｌｌ ＆Ｃ第２ ノＰ Ｓ Ｇ ｌ＋桑１９を
１皮ｉＲ−ノ゛る、ぞのハｑ厚ｔコレクタ分離頑ｊ式の
幅の１／２ 程度（本例ではＱ、 ５７１ ／Ｉ＋程１
隻）にしで、コレクタ分用領域には溝ｊｌｉｌ１面から
Ｐ ：、ｉ ＜ｊ Ｊ４“・）１９が成長して、完全に
埋め込まれるようにはかる。
Ｃ１ｔｉコ、？−ｔＬ ラノｔＨ３さＱま１〕十型シリ
コン層の直上又なまその中間までであるから１．５・−
３／７ｍトｆｚル、次いで、第５図に示すように化学気
イ１」成長（ＣＶ ｉ） ） 法ＶＣヨツ”’Ｃソ（７
）上１ｒｌｌ ＆Ｃ第２ ノＰ Ｓ Ｇ ｌ＋桑１９を
１皮ｉＲ−ノ゛る、ぞのハｑ厚ｔコレクタ分離頑ｊ式の
幅の１／２ 程度（本例ではＱ、 ５７１ ／Ｉ＋程１
隻）にしで、コレクタ分用領域には溝ｊｌｉｌ１面から
Ｐ ：、ｉ ＜ｊ Ｊ４“・）１９が成長して、完全に
埋め込まれるようにはかる。
次いで、第６図に示すようにトリフロロメタン（（川Ｆ
８）ガスを用いたりアクディグイオンエツチングによす
、この第２のＰＳＧＩＩ罎１９を１．閤エツ（すを；□
、Ｖ１Ｍｂ’ｉし、且・り集積度の向上に役立つもので
ある。
８）ガスを用いたりアクディグイオンエツチングによす
、この第２のＰＳＧＩＩ罎１９を１．閤エツ（すを；□
、Ｖ１Ｍｂ’ｉし、且・り集積度の向上に役立つもので
ある。
尚、本発明は１０Ｐ方式のみならずＵ形を再をＳＩＯ。
膜で充填する方法にも適用することができる。
４、（ぶ１面のｉ’ｉｉｉ ４４な説明第１図および第
２図は従来の形成工程途中断面は］、第３図ないし第８
図は本発明にか＼る形成工程１１ｔｆ１断凹図である。
２図は従来の形成工程途中断面は］、第３図ないし第８
図は本発明にか＼る形成工程１１ｔｆ１断凹図である。
図中、１．１１はｌ） ７ｉｐミルシリコン、２．１２
はｊ１Ｆ型シリコン層、８．１８は］１型シリコンｌｄ
、４．１４はＳ：ｊ−！’を膜、 ５．１５＆よＳ、’
Ｌ、ｌｌ・れ膜、７，９，２０．２２はＳＩＯｓ膜、８
．２１＆′Ｊ：多結晶シリコン族、１０．１７は素子量
分１．４ｒ項域、１１゜１８はコレクク分泄領域、１６
はＰ Ｓ Ｕｂ！’％ ＋ １９は第２のｐ Ｓ に膜
を示す。
はｊ１Ｆ型シリコン層、８．１８は］１型シリコンｌｄ
、４．１４はＳ：ｊ−！’を膜、 ５．１５＆よＳ、’
Ｌ、ｌｌ・れ膜、７，９，２０．２２はＳＩＯｓ膜、８
．２１＆′Ｊ：多結晶シリコン族、１０．１７は素子量
分１．４ｒ項域、１１゜１８はコレクク分泄領域、１６
はＰ Ｓ Ｕｂ！’％ ＋ １９は第２のｐ Ｓ に膜
を示す。
１９７−
第１図
第３図
６
第５図
第８図
Claims (1)
- 一導電型半導体哉板上に反対２４電型半Ｚｑ体層を成長
し、その上面に絶縁膜を被着し、更にその上に保護膜を
被着し、該保護膜および絶縁膜を選択的に窓あけする工
程、次いで該保護膜および絶縁膜をマスクとして反対導
電型半導体層の所要深さまでコレクタ分１都領域および
素子間分離領域をＩＪ形溝状にエツチング除去する工程
、次いでその上面から上記保護膜と同材質の保護膜を再
度全面に被着し、続い°Ｃ該保護膜を少なくとも再１隻
破着しだ膜厚だけ全面エツチングして、該保護軸を素子
間分離領域の上記Ｕ形溝底面から除去すると共にコレク
タ分離領域内金１ｒｎと素子間分離領域内の周囲側面に
残存させる上程、次いで該保護膜をマスクとして、素子
間分離領域を一導電型半導体拭板まで達する所要深さに
まで再度エツチング除去する工程か含１れてなることを
特１斂とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956740A true JPS5956740A (ja) | 1984-04-02 |
| JPH05849B2 JPH05849B2 (ja) | 1993-01-06 |
Family
ID=15844107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16713782A Granted JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956740A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
| JPS6158237A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | パタ−ン形成方法 |
| JPS61263225A (ja) * | 1985-05-17 | 1986-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH07161806A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JPH07211706A (ja) * | 1995-01-23 | 1995-08-11 | Toshiba Corp | パターン形成方法 |
| US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
| JP2011071304A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-09-24 JP JP16713782A patent/JPS5956740A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
| JPS6158237A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | パタ−ン形成方法 |
| JPS61263225A (ja) * | 1985-05-17 | 1986-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH07161806A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JPH07211706A (ja) * | 1995-01-23 | 1995-08-11 | Toshiba Corp | パターン形成方法 |
| US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
| JP2011071304A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8338908B2 (en) | 2009-09-25 | 2012-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05849B2 (ja) | 1993-01-06 |
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