JPS5956740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5956740A JPS5956740A JP16713782A JP16713782A JPS5956740A JP S5956740 A JPS5956740 A JP S5956740A JP 16713782 A JP16713782 A JP 16713782A JP 16713782 A JP16713782 A JP 16713782A JP S5956740 A JPS5956740 A JP S5956740A
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- JP
- Japan
- Prior art keywords
- isolation region
- film
- collector
- element isolation
- protective film
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a、)発明の技術分野
本発明は半導体装置の製造方法のうち、特に半導体集積
回路(工C)の素子間分離領域とコレクタ分離領域との
自己整合的な形成方法に関する。
回路(工C)の素子間分離領域とコレクタ分離領域との
自己整合的な形成方法に関する。
(1))従来技術と問題点
従前から窒化シリコン(SI m1=44 )膜を利用
した]OP (Lsol−ation Wif、k
l Oxi+1e and PolysuiCou
)方式の素子間分離領域の形成方法が知られておし、そ
れtit分離領域をエツチングしてU字形状の尚を形成
(7、溝内の表面に二酸化シリコン(SLO,)膜を形
成して、その内部を多結晶シリコンで埋没させるいわゆ
る誘置体分離方式である。第1図にその一例の形成工程
途中図を示し、1はP型シリコン爪板、2はn十型シリ
コン結晶層、3はIf型シリコン結晶層、4は5io1
膜15は5j−xN、膜で、このS 1 qE14 膜
をマスクとしてエツチングして(J形河6を形成し、そ
の内面に5i−Os II@ 7を生成し、内iii!
全体を多結晶シリコン8で埋没さ姓、欠いでその表面に
も5ins膜9を生成する方式である。
した]OP (Lsol−ation Wif、k
l Oxi+1e and PolysuiCou
)方式の素子間分離領域の形成方法が知られておし、そ
れtit分離領域をエツチングしてU字形状の尚を形成
(7、溝内の表面に二酸化シリコン(SLO,)膜を形
成して、その内部を多結晶シリコンで埋没させるいわゆ
る誘置体分離方式である。第1図にその一例の形成工程
途中図を示し、1はP型シリコン爪板、2はn十型シリ
コン結晶層、3はIf型シリコン結晶層、4は5io1
膜15は5j−xN、膜で、このS 1 qE14 膜
をマスクとしてエツチングして(J形河6を形成し、そ
の内面に5i−Os II@ 7を生成し、内iii!
全体を多結晶シリコン8で埋没さ姓、欠いでその表面に
も5ins膜9を生成する方式である。
ところが、最近に至りコレクタ分離領域をもU形溝に形
成し、同様にしてその購内部を5i(−+ 、 ji4
4と多結晶シリコン膜とで埋込む方法が採られてい為、
、第2図はその工程断面図で、Y3型シリコン爪板1ま
で鳴する素子間分離領域10に対して、n+型シリコン
結晶層2にまで達するコレクタ分離領域11が形成され
る。このようなコレクタ分離領域ヲ形成スルト、つ、t
−/l/l’ヘース(Wallea Ba5e)12の
形成が可能となるから、高密度化ができると共にコレク
タベースの接合面積が小さくなつ−〔寄生容態を小さく
できる利点がある。
成し、同様にしてその購内部を5i(−+ 、 ji4
4と多結晶シリコン膜とで埋込む方法が採られてい為、
、第2図はその工程断面図で、Y3型シリコン爪板1ま
で鳴する素子間分離領域10に対して、n+型シリコン
結晶層2にまで達するコレクタ分離領域11が形成され
る。このようなコレクタ分離領域ヲ形成スルト、つ、t
−/l/l’ヘース(Wallea Ba5e)12の
形成が可能となるから、高密度化ができると共にコレク
タベースの接合面積が小さくなつ−〔寄生容態を小さく
できる利点がある。
と(に、11+型シリコンN2はコレクタの埋没層であ
り、n型シリコ7層3はベースやエミッタが形成される
素子領域となるものである。
り、n型シリコ7層3はベースやエミッタが形成される
素子領域となるものである。
しかしながら、第3図に示すように素子間分離領域10
とコレクタ分離領域11とはその深さが異っているから
、2回のパターンニング工程と同じく2回の溝をエツチ
ングする工程を繰返えさなければならない。しかも、2
回のパターン誤差グは111互のパターン誤差を考慮し
て、その誤差の見込みづ法だけ余裕のある面積を殻&−
j’ 、’zりればならない。こJlは高″Rf度化・
高集積化するICにとって決しで望ましいことではなく
、集積度向」二を]更に害することになる。
とコレクタ分離領域11とはその深さが異っているから
、2回のパターンニング工程と同じく2回の溝をエツチ
ングする工程を繰返えさなければならない。しかも、2
回のパターン誤差グは111互のパターン誤差を考慮し
て、その誤差の見込みづ法だけ余裕のある面積を殻&−
j’ 、’zりればならない。こJlは高″Rf度化・
高集積化するICにとって決しで望ましいことではなく
、集積度向」二を]更に害することになる。
(c) 発明の目的
本発明は上記のIIJ題点を1.i;去して、形成上程
をjA7 、th[1すると共にコレクタ分層領域をも
素子量分1・111領域に列し、セルファライン(自己
整合)で形成して高集積化できる製造方法’c iM案
するものである。
をjA7 、th[1すると共にコレクタ分層領域をも
素子量分1・111領域に列し、セルファライン(自己
整合)で形成して高集積化できる製造方法’c iM案
するものである。
(1)発明の(1も成
本発明の特徴は、上記した従来のSiO寓暎と、S L
、 N、 膜のような絶縁1模に加えて、その上に
保糾膜を被着し、これらの膜をマスクとして、−導電型
半導体紙板上の反゛列尋市:型半導体層の所要の深さ、
すなわちコレクタ分離領域までコレクタ分離領域および
素子量分^任領域をU形病状にエツチング除去し、次い
で再度保説膜を被7RL、更に)1i度被着した保護膜
の膜+f−分プどりエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレクタ分離
領域内全面と、素子間分離領域の溝内周囲側面に保護膜
を残存させた後、保dφ膜をマスクとして素子間分離領
域の所要深さまでエツチング除去する工程が含まれた製
造方法であり、以下図面を参照して実施例によって詳細
に説明する。
、 N、 膜のような絶縁1模に加えて、その上に
保糾膜を被着し、これらの膜をマスクとして、−導電型
半導体紙板上の反゛列尋市:型半導体層の所要の深さ、
すなわちコレクタ分離領域までコレクタ分離領域および
素子量分^任領域をU形病状にエツチング除去し、次い
で再度保説膜を被7RL、更に)1i度被着した保護膜
の膜+f−分プどりエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレクタ分離
領域内全面と、素子間分離領域の溝内周囲側面に保護膜
を残存させた後、保dφ膜をマスクとして素子間分離領
域の所要深さまでエツチング除去する工程が含まれた製
造方法であり、以下図面を参照して実施例によって詳細
に説明する。
(I〕)発明の実施例
第3図ないし第8図は本発明にか−る一実施例の形成工
科類断面図である。先づ、第3図に示すようにP型シリ
コンへ体11にn+ f(9シリコン1n12およびn
17977層13をエピタキシャル成長しくこれらをシ
リコン爪板と総称する)その」二面にH昨Vf−10(
10人のS ’j−0@膜14と、膜厚2 fl 00
人のS:1−31=+411FJ 15からなる絶縁膜
と膜厚1./=(7)PSCJp16からなる保護膜を
気相成長する。
科類断面図である。先づ、第3図に示すようにP型シリ
コンへ体11にn+ f(9シリコン1n12およびn
17977層13をエピタキシャル成長しくこれらをシ
リコン爪板と総称する)その」二面にH昨Vf−10(
10人のS ’j−0@膜14と、膜厚2 fl 00
人のS:1−31=+411FJ 15からなる絶縁膜
と膜厚1./=(7)PSCJp16からなる保護膜を
気相成長する。
次いで、第4図に示すようにVシスト膜(図示していな
い)をマスクとしてフォトプロセスによってPSG膜1
6 、5isN番膜15および昌i0s膜14を選択的
に窓あけして、素子量分4雛領域17とコレクタ分離領
域18上のシリコン基板面を露出した後、リアクティブ
イオンエツチングによって」二記両領域をエツチングし
て、n−’−1Aシリコン層12に玲するU形溝を形成
する。エツチング1jllは四鳴化炭素((:C14)
と三q1化硼素(13c紅、)との混合ガスを用いて、
時間コントロールによってIX+4!iI!シリコン層
の重上又はその中間までエツチングする。尚 j、寡の
幅はコレクタ分離領域がl/j”程度。
い)をマスクとしてフォトプロセスによってPSG膜1
6 、5isN番膜15および昌i0s膜14を選択的
に窓あけして、素子量分4雛領域17とコレクタ分離領
域18上のシリコン基板面を露出した後、リアクティブ
イオンエツチングによって」二記両領域をエツチングし
て、n−’−1Aシリコン層12に玲するU形溝を形成
する。エツチング1jllは四鳴化炭素((:C14)
と三q1化硼素(13c紅、)との混合ガスを用いて、
時間コントロールによってIX+4!iI!シリコン層
の重上又はその中間までエツチングする。尚 j、寡の
幅はコレクタ分離領域がl/j”程度。
)、T間’A圃h ii頁域カ8/” :I呈L”1−
C1tiコ、?−tL ラノtH3さQま1〕十型シリ
コン層の直上又なまその中間までであるから1.5・−
3/7mトfzル、次いで、第5図に示すように化学気
イ1」成長(CV i) ) 法VCヨツ”’Cソ(7
)上1rll &C第2 ノP S G l+桑19を
1皮iR−ノ゛る、ぞのハq厚tコレクタ分離頑j式の
幅の1/2 程度(本例ではQ、 571 /I+程1
隻)にしで、コレクタ分用領域には溝jlil1面から
P :、i <j J4“・)19が成長して、完全に
埋め込まれるようにはかる。
C1tiコ、?−tL ラノtH3さQま1〕十型シリ
コン層の直上又なまその中間までであるから1.5・−
3/7mトfzル、次いで、第5図に示すように化学気
イ1」成長(CV i) ) 法VCヨツ”’Cソ(7
)上1rll &C第2 ノP S G l+桑19を
1皮iR−ノ゛る、ぞのハq厚tコレクタ分離頑j式の
幅の1/2 程度(本例ではQ、 571 /I+程1
隻)にしで、コレクタ分用領域には溝jlil1面から
P :、i <j J4“・)19が成長して、完全に
埋め込まれるようにはかる。
次いで、第6図に示すようにトリフロロメタン((川F
8)ガスを用いたりアクディグイオンエツチングによす
、この第2のPSGII罎19を1.閤エツ(すを;□
、V1Mb’iし、且・り集積度の向上に役立つもので
ある。
8)ガスを用いたりアクディグイオンエツチングによす
、この第2のPSGII罎19を1.閤エツ(すを;□
、V1Mb’iし、且・り集積度の向上に役立つもので
ある。
尚、本発明は10P方式のみならずU形を再をSIO。
膜で充填する方法にも適用することができる。
4、(ぶ1面のi’iii 44な説明第1図および第
2図は従来の形成工程途中断面は]、第3図ないし第8
図は本発明にか\る形成工程11tf1断凹図である。
2図は従来の形成工程途中断面は]、第3図ないし第8
図は本発明にか\る形成工程11tf1断凹図である。
図中、1.11はl) 7ipミルシリコン、2.12
はj1F型シリコン層、8.18は]1型シリコンld
、4.14はS:j−!’を膜、 5.15&よS、’
L、ll・れ膜、7,9,20.22はSIOs膜、8
.21&′J:多結晶シリコン族、10.17は素子量
分1.4r項域、11゜18はコレクク分泄領域、16
はP S Ub!’% + 19は第2のp S に膜
を示す。
はj1F型シリコン層、8.18は]1型シリコンld
、4.14はS:j−!’を膜、 5.15&よS、’
L、ll・れ膜、7,9,20.22はSIOs膜、8
.21&′J:多結晶シリコン族、10.17は素子量
分1.4r項域、11゜18はコレクク分泄領域、16
はP S Ub!’% + 19は第2のp S に膜
を示す。
197−
第1図
第3図
6
第5図
第8図
Claims (1)
- 一導電型半導体哉板上に反対24電型半Zq体層を成長
し、その上面に絶縁膜を被着し、更にその上に保護膜を
被着し、該保護膜および絶縁膜を選択的に窓あけする工
程、次いで該保護膜および絶縁膜をマスクとして反対導
電型半導体層の所要深さまでコレクタ分1都領域および
素子間分離領域をIJ形溝状にエツチング除去する工程
、次いでその上面から上記保護膜と同材質の保護膜を再
度全面に被着し、続い°C該保護膜を少なくとも再1隻
破着しだ膜厚だけ全面エツチングして、該保護軸を素子
間分離領域の上記U形溝底面から除去すると共にコレク
タ分離領域内金1rnと素子間分離領域内の周囲側面に
残存させる上程、次いで該保護膜をマスクとして、素子
間分離領域を一導電型半導体拭板まで達する所要深さに
まで再度エツチング除去する工程か含1れてなることを
特1斂とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5956740A true JPS5956740A (ja) | 1984-04-02 |
JPH05849B2 JPH05849B2 (ja) | 1993-01-06 |
Family
ID=15844107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16713782A Granted JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5956740A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
JPS6158237A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | パタ−ン形成方法 |
JPS61263225A (ja) * | 1985-05-17 | 1986-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
JPH07161806A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
JPH07211706A (ja) * | 1995-01-23 | 1995-08-11 | Toshiba Corp | パターン形成方法 |
US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
JP2011071304A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-09-24 JP JP16713782A patent/JPS5956740A/ja active Granted
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
JPS6158237A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | パタ−ン形成方法 |
JPS61263225A (ja) * | 1985-05-17 | 1986-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
JPH07161806A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
JPH07211706A (ja) * | 1995-01-23 | 1995-08-11 | Toshiba Corp | パターン形成方法 |
US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
JP2011071304A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
US8338908B2 (en) | 2009-09-25 | 2012-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH05849B2 (ja) | 1993-01-06 |
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