JPS5893343A - 半導体集積回路の分離領域形成方法 - Google Patents
半導体集積回路の分離領域形成方法Info
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- JPS5893343A JPS5893343A JP19221981A JP19221981A JPS5893343A JP S5893343 A JPS5893343 A JP S5893343A JP 19221981 A JP19221981 A JP 19221981A JP 19221981 A JP19221981 A JP 19221981A JP S5893343 A JPS5893343 A JP S5893343A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、不純物濃度に応じたエツチング速度差を利用
し九半導体集積回路の分離領域形成方法に関する。
し九半導体集積回路の分離領域形成方法に関する。
発明の技術的背景
従来、半導体集積回路の分離領域形成方法としては、種
々の方法が開発されているが、その一つとしていわゆる
“コーグシナ法”が多く利用されている。
々の方法が開発されているが、その一つとしていわゆる
“コーグシナ法”が多く利用されている。
この方法は半導体基板上の素子形成予定領域に、酸化膜
を介して、レジスジにより・臂ターニングしたシリコン
窒化膜を形成後長時間(〜10時間程度)の酸化を行な
りて1〜1.5μmtで酸化膜を成長させ、その下半分
を半導体基板上に埋め込んだフィールド酸化膜を形成し
て分離領域とするものである。
を介して、レジスジにより・臂ターニングしたシリコン
窒化膜を形成後長時間(〜10時間程度)の酸化を行な
りて1〜1.5μmtで酸化膜を成長させ、その下半分
を半導体基板上に埋め込んだフィールド酸化膜を形成し
て分離領域とするものである。
発明の背景技術の問題点
しかし表から、このコーゾラナ法は、フィールド酸化時
に、シリコン窒化膜下に酸素分子が侵入して、シリコン
窒化膜の下端よシ〜1#Iまでシリコン酸化膜がいわゆ
るパーズビーグ(birds b@ak )と呼ばれる
鳥の口ばし状に形成され、設計時の寸法が得られない、
このようなバーズぐ−り領域には所定の膜厚のフィール
ド酸化膜が形成されず不要領域となる丸め素子形成領域
を広くとる必要がある反面、ノ青−ズビーグ領域を含め
たフィールド領域が広くなるため微細化を妨げる大きな
原因となっていた。を九シリコン窒化膜のノJ?ターニ
ングはレジストによシ行なうため、レジスト間の間隔、
即ちフィールド領域の幅は、レジストにより形成で惠る
最小の間隔で決められ、従来の方法ではサブミクロン幅
での素子分離領域の形成が困難であり九・発明の目的 本発明は、かかる点に鑑みなされたもので1サブミクロ
ン幅での分離領域の形成を可能にして高密度微細化を達
成することができる半導体集積回路の分離領域形成方法
上提供するものである。
に、シリコン窒化膜下に酸素分子が侵入して、シリコン
窒化膜の下端よシ〜1#Iまでシリコン酸化膜がいわゆ
るパーズビーグ(birds b@ak )と呼ばれる
鳥の口ばし状に形成され、設計時の寸法が得られない、
このようなバーズぐ−り領域には所定の膜厚のフィール
ド酸化膜が形成されず不要領域となる丸め素子形成領域
を広くとる必要がある反面、ノ青−ズビーグ領域を含め
たフィールド領域が広くなるため微細化を妨げる大きな
原因となっていた。を九シリコン窒化膜のノJ?ターニ
ングはレジストによシ行なうため、レジスト間の間隔、
即ちフィールド領域の幅は、レジストにより形成で惠る
最小の間隔で決められ、従来の方法ではサブミクロン幅
での素子分離領域の形成が困難であり九・発明の目的 本発明は、かかる点に鑑みなされたもので1サブミクロ
ン幅での分離領域の形成を可能にして高密度微細化を達
成することができる半導体集積回路の分離領域形成方法
上提供するものである。
発明の概要
即ち本発明方法状凸部を有する基板表両に、はぼ均一の
厚さの膜を被着する工程と、凸部の側面に被着した前記
膜を選択的に除去する工1と、除去部を介して凸部側面
近傍の基板を選択的に除去して凹部を形成する工程と、
この凹部に絶縁層を埋設する工程とを具備したことを特
徴とするものでTo今。
厚さの膜を被着する工程と、凸部の側面に被着した前記
膜を選択的に除去する工1と、除去部を介して凸部側面
近傍の基板を選択的に除去して凹部を形成する工程と、
この凹部に絶縁層を埋設する工程とを具備したことを特
徴とするものでTo今。
以下本発明の詳細な説明する・
本発明において、基板としてはシリコン基板などの半導
体基板の他、モリブデンやアル々二つムガどの金属基板
を用いることができる・本発明において凸部を設ける部
分は、素子形成予定領域に設け、また、この凸部を設は
九基板表面に形成する膜としては、例えばシリプン膜を
用いる。
体基板の他、モリブデンやアル々二つムガどの金属基板
を用いることができる・本発明において凸部を設ける部
分は、素子形成予定領域に設け、また、この凸部を設は
九基板表面に形成する膜としては、例えばシリプン膜を
用いる。
また本発明において、凸部側面の膜を選択的にエツチン
グする方法としては、前記膜をシリコン膜で形成し、と
の膜に例えばキレンをイオン注入して、この膜の基板と
平行な部分を一ロン濃度が5X10am 以上の高濃
度領域としまた基板と垂直な凸部側m部分を、ホロン濃
度が10cm 以下の低濃度領域とし、?ロン濃度に
応じたエツチング速度差を利用して、低淡度領域、即ち
凸部側面の膜を選択的にエツチングするものである・ 更に本発明において凸部側面近傍の基板を選択的に除去
して形成した凹部に埋設形成する絶縁層即ち分離領域と
なる絶縁層としては、例えばシリコン酸化膜、あるいは
シリコン窒化膜などがあシ、これらはCVD法による堆
積、または基板の酸化あるいは窒化によシ形成する方法
でも良い。
グする方法としては、前記膜をシリコン膜で形成し、と
の膜に例えばキレンをイオン注入して、この膜の基板と
平行な部分を一ロン濃度が5X10am 以上の高濃
度領域としまた基板と垂直な凸部側m部分を、ホロン濃
度が10cm 以下の低濃度領域とし、?ロン濃度に
応じたエツチング速度差を利用して、低淡度領域、即ち
凸部側面の膜を選択的にエツチングするものである・ 更に本発明において凸部側面近傍の基板を選択的に除去
して形成した凹部に埋設形成する絶縁層即ち分離領域と
なる絶縁層としては、例えばシリコン酸化膜、あるいは
シリコン窒化膜などがあシ、これらはCVD法による堆
積、または基板の酸化あるいは窒化によシ形成する方法
でも良い。
発明の実施例
以下本発明の実施例について説明すゐ。
第1図乃至第6図は本発明の一実施例を示すもので、先
ず第1図に示すようにシリコン基板10表面に、熱酸化
法、あるいa cvn法によ〕シリコン酸化膜2を厚さ
5000芙に設ける・次にこの嚢内に図示しないレジス
トを設は九後、これをノ譬ターニングし、ノ々ターニン
グしたレジストをマスクとしてシリコン酸化膜2を、例
えば異方性エツチングにより選択的にエツチングして、
素子形成予定領域となるシリコン基板10表面に、シリ
コン酸化膜2による凸部3を形成する。
ず第1図に示すようにシリコン基板10表面に、熱酸化
法、あるいa cvn法によ〕シリコン酸化膜2を厚さ
5000芙に設ける・次にこの嚢内に図示しないレジス
トを設は九後、これをノ譬ターニングし、ノ々ターニン
グしたレジストをマスクとしてシリコン酸化膜2を、例
えば異方性エツチングにより選択的にエツチングして、
素子形成予定領域となるシリコン基板10表面に、シリ
コン酸化膜2による凸部3を形成する。
次に第2図に示すように全面に多結晶シリコン膜4を厚
さ約2ooo1でCVD法によシ堆積すると、凸部3の
側面にも均一の厚さで多結晶シリコン$4が堆積する。
さ約2ooo1でCVD法によシ堆積すると、凸部3の
側面にも均一の厚さで多結晶シリコン$4が堆積する。
次に多結晶シリコン膜40表面に一口ンをイオン注入す
ると、この多結晶シリコン膜4のシリコン基板1と平行
な部分に多量のfロンが注入されて高濃度領域5となシ
、またシリコン基板1と垂直な凸部3の側面部分はゾロ
ンの注入量が少ない低濃度領域6となる。この場合、高
濃度領域5のがロン濃度は5X10em 以上とし、
を九低濃度領域6のがロン濃度は1018@m−3以下
となるように注入条件を設定する。
ると、この多結晶シリコン膜4のシリコン基板1と平行
な部分に多量のfロンが注入されて高濃度領域5となシ
、またシリコン基板1と垂直な凸部3の側面部分はゾロ
ンの注入量が少ない低濃度領域6となる。この場合、高
濃度領域5のがロン濃度は5X10em 以上とし、
を九低濃度領域6のがロン濃度は1018@m−3以下
となるように注入条件を設定する。
この後)必要に応じて熱処理を行なってイオン注入した
ゾロンを活性化してもよい、この場合の熱処理条件とし
ては、例えば1000℃、窒業ガス雰囲気中で10分間
の熱処理を行なう。
ゾロンを活性化してもよい、この場合の熱処理条件とし
ては、例えば1000℃、窒業ガス雰囲気中で10分間
の熱処理を行なう。
次いで、既知のシリコンエツチング滴液、例えばKOH
を含む溶液で堆積した多結晶シリコン層4を工、チング
すると、第3図に示すように高濃度領域5に比べてエツ
チング速度の速い1低濃度領域6が選択的にエツチング
除去される。
を含む溶液で堆積した多結晶シリコン層4を工、チング
すると、第3図に示すように高濃度領域5に比べてエツ
チング速度の速い1低濃度領域6が選択的にエツチング
除去される。
この作用は第7図のグツ7で示すようにボロン濃度が5
X10cm 以上では、多結晶シリコン膜4のエツチ
ング速度(エツチング率)が遅く速くなル工、チンダ速
度差を利用したものである・ このようにして凸部3の側面に堆積した低濃度領域lの
多結晶シリコン4を除去して、シリコン基板1の一部を
露出させ死後、更に除去部1を通してKOHを含む溶液
で、露出したシリコン基板1をエツチングして、第4図
に示すように凸部SO側面近傍に凹部8,8を形成する
。
X10cm 以上では、多結晶シリコン膜4のエツチ
ング速度(エツチング率)が遅く速くなル工、チンダ速
度差を利用したものである・ このようにして凸部3の側面に堆積した低濃度領域lの
多結晶シリコン4を除去して、シリコン基板1の一部を
露出させ死後、更に除去部1を通してKOHを含む溶液
で、露出したシリコン基板1をエツチングして、第4図
に示すように凸部SO側面近傍に凹部8,8を形成する
。
次にが■ンを多量に含む多結晶シリコン膜4の高濃度領
域5を工、チングして除去し、更に引き続いて凸部3を
形成したシリコン酸化膜2をエツチングで除去して第5
図に示すようにシリコン基板1の全面を露出させる・ この後、シリコン基板1の全面にシリコン酸化膜9を堆
積して、第6図に示すように凹部8゜1にもシリコン酸
化膜りを埋設して、この部分・:・ を分離領域とする。
域5を工、チングして除去し、更に引き続いて凸部3を
形成したシリコン酸化膜2をエツチングで除去して第5
図に示すようにシリコン基板1の全面を露出させる・ この後、シリコン基板1の全面にシリコン酸化膜9を堆
積して、第6図に示すように凹部8゜1にもシリコン酸
化膜りを埋設して、この部分・:・ を分離領域とする。
以下、常法に従って分離領域に囲まれた素子形成予定領
域にトランジスタを形成するものである。
域にトランジスタを形成するものである。
従って、従来のコーゾラナ法では、シリコン窒化膜のノ
々ターニングにレジストを用いるため。
々ターニングにレジストを用いるため。
分電領域の幅は1μm以上となるが、本発明では低濃度
のがロンを含有し九多結晶シリコン膜4の膜厚に応じて
決姶られる九め、膜厚をコントロールすることによシ数
10001幅での分離領域の形成が可能となる。
のがロンを含有し九多結晶シリコン膜4の膜厚に応じて
決姶られる九め、膜厚をコントロールすることによシ数
10001幅での分離領域の形成が可能となる。
なお上記説明ではシリコン基板1の表面に設けた凸部3
をシリコン酸化膜2によ多形成した場合について示した
が、シリコン窒化膜などを用いても良い。
をシリコン酸化膜2によ多形成した場合について示した
が、シリコン窒化膜などを用いても良い。
発明の詳細
な説明した如く、本発明に係わる半導体集積回路の分離
領域形成方法によれば、不純物濃度に応じたエツチング
速度差を利用し、レジスジを用いずに基板に幅狭の凹部
を形成し、ここに絶縁膜を埋設して分離領域とするとと
Kより、サブミクロ7幅での形成を可能にして高密度微
細化を達成することかで龜るものである。
領域形成方法によれば、不純物濃度に応じたエツチング
速度差を利用し、レジスジを用いずに基板に幅狭の凹部
を形成し、ここに絶縁膜を埋設して分離領域とするとと
Kより、サブミクロ7幅での形成を可能にして高密度微
細化を達成することかで龜るものである。
第1図乃至第6図は、本発明による分離領域形成方法の
一実施例を、工程に従って順次示す断面図、第7図はシ
リコン膜のが口/濃度とエツチング率との関係を説明し
たグツ7である。 1・・・シリコン基板、2・・・シリコン酸化膜、S・
・・凸部、4・・・多結晶シリコン膜、5・・・高濃度
領域、6・・・低濃度領域、7・・・除去部、8・・・
凹部、9・・・シリコン酸化膜。 出願人代理人 弁理士 鈴 江 武 彦111 3 り Il/12v!J 第3図 第5図 第61!1 第7WIJ ボ′ロン11隻(crn′)
一実施例を、工程に従って順次示す断面図、第7図はシ
リコン膜のが口/濃度とエツチング率との関係を説明し
たグツ7である。 1・・・シリコン基板、2・・・シリコン酸化膜、S・
・・凸部、4・・・多結晶シリコン膜、5・・・高濃度
領域、6・・・低濃度領域、7・・・除去部、8・・・
凹部、9・・・シリコン酸化膜。 出願人代理人 弁理士 鈴 江 武 彦111 3 り Il/12v!J 第3図 第5図 第61!1 第7WIJ ボ′ロン11隻(crn′)
Claims (1)
- 【特許請求の範囲】 (1) 凸部を有する基板表面に1はぼ均一の厚さの
膜を被着する工程と、凸部の側面に被着した前記膜を選
択的に除去する工程と、除去部を介して凸部側面近傍の
基板を選択的に除去して凹部を形成する工程と、この凹
部に絶縁層を埋設形成する工程とを具備したζど、を4
111とする半導体集積回路の分離領域形成方法。 (2)基板として半導体基板また唸金属基板を用いるこ
とを特徴とする特許請求の範囲第1項記載の半導体集積
回路の分離領域形成方法・(3)基板表面に形成する膜
としてシリコン膜tルいることを特徴とする特許請求の
範囲第1項記載の半導体集積回路の分離領域形成方法。 (4)凸部側面の膜を選択的に工、チンダすゐ方法とし
て、前記膜をシリコン膜で形成し、この膜にがロンをイ
オン注入して、この膜の基板と平行な部分を高濃度領域
、基板と垂直な凸部側面部分を低濃度領域とし、この低
濃度領域を選択的にエツチングすることを特徴とする特
許請求の範囲第1項記載の半導体集積回路の分離領域形
成方法。 (5) 高談度領域のがロン濃度を5X10 @m
以上とし1低濃度領域のがロン濃度を10 @m以下
とすることを特徴とする特許請求の範囲第4項記載の半
導体集積回路の分離領域形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19221981A JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19221981A JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5893343A true JPS5893343A (ja) | 1983-06-03 |
Family
ID=16287639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19221981A Pending JPS5893343A (ja) | 1981-11-30 | 1981-11-30 | 半導体集積回路の分離領域形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5893343A (ja) |
Cited By (3)
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---|---|---|---|---|
US4717689A (en) * | 1984-09-18 | 1988-01-05 | U.S. Philips Corporation | Method of forming semimicron grooves in semiconductor material |
WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
WO2011064891A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
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JPS6219061A (ja) * | 1985-07-16 | 1987-01-27 | Hakubakumai Kk | 即席麦がゆの製造方法 |
-
1981
- 1981-11-30 JP JP19221981A patent/JPS5893343A/ja active Pending
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