JPS595644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS595644A JPS595644A JP11471582A JP11471582A JPS595644A JP S595644 A JPS595644 A JP S595644A JP 11471582 A JP11471582 A JP 11471582A JP 11471582 A JP11471582 A JP 11471582A JP S595644 A JPS595644 A JP S595644A
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- JP
- Japan
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- film
- polycrystalline silicon
- silicon layer
- silicon dioxide
- dioxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特に半導体装置
のアイソレーション壁の形成方法に関する。
のアイソレーション壁の形成方法に関する。
（２）技術の背景
各種半導体装置の製造方法の改良や新たな製造技術の開
発により例えば高品質化、高密度化、高耐久性、或いは
低価格化等に伴い、ＩＣやＬＳＩ等が現在幅広い分野に
応用されている。また、これから先、例えばコンピュー
タの大型化についてはＬＳＩ等において一層の高密度化
に期待するところが大である。
発により例えば高品質化、高密度化、高耐久性、或いは
低価格化等に伴い、ＩＣやＬＳＩ等が現在幅広い分野に
応用されている。また、これから先、例えばコンピュー
タの大型化についてはＬＳＩ等において一層の高密度化
に期待するところが大である。
（３）従来技術と問題点
ＩＣにおける高密度化に際して、各素子の大きさは微細
加工技術の進歩によって例えばエツチングやパターニン
グの精度が向上するにつれ、素子自体の大きさを小さく
することに技術は発展してきた。また、同一基板上での
各素子間の分離については種々提案されているが、それ
らは＋１１逆バイアスＰＮ接合分離方法 （２）絶縁物分離方法 の何れか若しくは両者の組合せが主である。
加工技術の進歩によって例えばエツチングやパターニン
グの精度が向上するにつれ、素子自体の大きさを小さく
することに技術は発展してきた。また、同一基板上での
各素子間の分離については種々提案されているが、それ
らは＋１１逆バイアスＰＮ接合分離方法 （２）絶縁物分離方法 の何れか若しくは両者の組合せが主である。
上記した例えば後者の方法による半導体装置の素子分離
としては、第１図に示すように半導体のシリコン基板５
上に異方性エツチングによりＶ字状の溝ｌを形成し表面
酸化を行って５ｉＯｚ膜２を形成し、該Ｖ字状溝内にシ
、リコン３等を形成させるようになされているが、例え
ば深さ２μｍで幅１μｍ以下の溝をシリコン３で埋める
場合には溝１の一部に空洞または鰯４が形成されてしま
い完全な素子分離ができない等のために半導体として甚
だ不都合を生じていた。
としては、第１図に示すように半導体のシリコン基板５
上に異方性エツチングによりＶ字状の溝ｌを形成し表面
酸化を行って５ｉＯｚ膜２を形成し、該Ｖ字状溝内にシ
、リコン３等を形成させるようになされているが、例え
ば深さ２μｍで幅１μｍ以下の溝をシリコン３で埋める
場合には溝１の一部に空洞または鰯４が形成されてしま
い完全な素子分離ができない等のために半導体として甚
だ不都合を生じていた。
（４）発明の目的・、
本発明の目的は、上記従来の欠点に鑑み、現在半導体集
積回路等の高密度回路の際の大きなネックとなっている
素子分離に関して、基板上に形成した多結晶シリコンの
側面部に酸化処理を行い、側面部に形成された薄い二酸
化シリコンを素子分離用の壁となし、側面酸化処理によ
り形成された二酸化シリコン以外をエツチングして取り
去ってアイソレーション壁を形成して半導体装置の電気
的な分離領域を構成することによって、効果的で且つ集
積度の向上がｆｌｌＥＩｉｌ的に図れるような極めて薄
い素子量分ＩｉＩＭ壁を提供することにある。
積回路等の高密度回路の際の大きなネックとなっている
素子分離に関して、基板上に形成した多結晶シリコンの
側面部に酸化処理を行い、側面部に形成された薄い二酸
化シリコンを素子分離用の壁となし、側面酸化処理によ
り形成された二酸化シリコン以外をエツチングして取り
去ってアイソレーション壁を形成して半導体装置の電気
的な分離領域を構成することによって、効果的で且つ集
積度の向上がｆｌｌＥＩｉｌ的に図れるような極めて薄
い素子量分ＩｉＩＭ壁を提供することにある。
（５）発明の構成
本発明の上記目的は、基板上にアイソレーション壁とな
るべき部分に側壁面が露出したパターンの多結晶シリコ
ン層を形成し、該多結晶シリコン層の側面に酸化処理を
施し二酸化膜を形成した後、上記多結晶シリコン層を除
去して前記酸化膜からなるアイソレーション壁を形成し
てなることを特徴とする半導体装置の製造方法を提供す
ることによって達成される。
るべき部分に側壁面が露出したパターンの多結晶シリコ
ン層を形成し、該多結晶シリコン層の側面に酸化処理を
施し二酸化膜を形成した後、上記多結晶シリコン層を除
去して前記酸化膜からなるアイソレーション壁を形成し
てなることを特徴とする半導体装置の製造方法を提供す
ることによって達成される。
（６）発明の実施例
以下本発明の一実施例について図面を用いて説明する。
第２図（ａｌ乃至ｆｇｌは本発明を用いた半導体装置の
素子分離壁の製造方法の一実施例を示す路線的断面図で
ある。本実施例は主にＭＯ３型集積回路への通用を企図
したものであり、出発基板としては最終的にチャンネル
ストッパ機能を奏するようにＰ＋型基板を用いる。
素子分離壁の製造方法の一実施例を示す路線的断面図で
ある。本実施例は主にＭＯ３型集積回路への通用を企図
したものであり、出発基板としては最終的にチャンネル
ストッパ機能を奏するようにＰ＋型基板を用いる。
第２図＋ａｌに示すようにこの集積回路基板５に例えば
０．１μｍ程度に薄い二酸化シリコン膜６を形成するた
めに酸化処理を行い、次に多結晶シリコン層７を二酸化
シリコン膜６上に所定の厚さに形成する。この多結晶シ
リコン層７の厚さは最終的に形成する素子分離のための
壁７′の高さに相当するように選択する。また更に、後
の工程においてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法で縦方向にエツチングを行うため
若干剤られることを想定しである程度厚めに例えばバイ
ポーラ型集積回路では少なくとも２μｍ、ＭＯ５型集積
回路では１μｍ程度より少し厚めの膜厚を形成しておく
。この多結晶シリコン層７上にナイトライド （Ｓｉ３Ｎａ）等の膜８を形成する。次にナイトライド
膜８の上に所定の形状例えば同図の右領域部分７ａを選
択的に除去するためバターニングされたレジストを用い
て右領域７ａのナイトライド膜８と多結晶シリコン層７
をエツチングする。
０．１μｍ程度に薄い二酸化シリコン膜６を形成するた
めに酸化処理を行い、次に多結晶シリコン層７を二酸化
シリコン膜６上に所定の厚さに形成する。この多結晶シ
リコン層７の厚さは最終的に形成する素子分離のための
壁７′の高さに相当するように選択する。また更に、後
の工程においてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法で縦方向にエツチングを行うため
若干剤られることを想定しである程度厚めに例えばバイ
ポーラ型集積回路では少なくとも２μｍ、ＭＯ５型集積
回路では１μｍ程度より少し厚めの膜厚を形成しておく
。この多結晶シリコン層７上にナイトライド （Ｓｉ３Ｎａ）等の膜８を形成する。次にナイトライド
膜８の上に所定の形状例えば同図の右領域部分７ａを選
択的に除去するためバターニングされたレジストを用い
て右領域７ａのナイトライド膜８と多結晶シリコン層７
をエツチングする。
次に第２図（ｂ）のように例えば９００℃の酸素雰囲気
中にて再度酸化処理を行う。すなわち多結晶シリコン層
７の外側面部について０２ガス雰囲気で酸化させ二酸化
シリコン膜７′を例えば ０．１μｍ程度形成させる。
中にて再度酸化処理を行う。すなわち多結晶シリコン層
７の外側面部について０２ガス雰囲気で酸化させ二酸化
シリコン膜７′を例えば ０．１μｍ程度形成させる。
なお、ここで酸化処理を実施した際に、多結晶シリコン
［７での酸化膜７′の形成と同時にＳｔ ３Ｎ４のナイ
トライド１１Ｂ表面でもごく薄い酸化膜８゛が下記の反
応によって形成される。
［７での酸化膜７′の形成と同時にＳｔ ３Ｎ４のナイ
トライド１１Ｂ表面でもごく薄い酸化膜８゛が下記の反
応によって形成される。
Ｓｔ ｓＮａ＋３０ｔ ３ＳｉＯ２＋２Ｎｚ次
に第２図（Ｃ１に示すようにフッ酸系の５ｉｆｔのエツ
チング液で、ナイトライド膜８上の極薄の酸化膜８′を
洗い落した後、ナイトライド膜８を除去するために例え
ばリン酸によるエツチングを行い選択的にナイトライド
１１８を除去する。そして更に、ナイトライド膜８と多
結晶シリコン層の酸化膜である素子分離用の壁となる部
分７′を除いた残りの不要部分７“について、例えばフ
ッ酸と硝酸を含んだエツチング液により選択的に除去さ
せる。このとき、酸化膜８′のエツチングの際に、二酸
化シリコン膜６は、多結晶シリコン層７“とナイトライ
ド膜８で覆われていない部分は、少しエツチングされる
。
に第２図（Ｃ１に示すようにフッ酸系の５ｉｆｔのエツ
チング液で、ナイトライド膜８上の極薄の酸化膜８′を
洗い落した後、ナイトライド膜８を除去するために例え
ばリン酸によるエツチングを行い選択的にナイトライド
１１８を除去する。そして更に、ナイトライド膜８と多
結晶シリコン層の酸化膜である素子分離用の壁となる部
分７′を除いた残りの不要部分７“について、例えばフ
ッ酸と硝酸を含んだエツチング液により選択的に除去さ
せる。このとき、酸化膜８′のエツチングの際に、二酸
化シリコン膜６は、多結晶シリコン層７“とナイトライ
ド膜８で覆われていない部分は、少しエツチングされる
。
次に第２図（ｄｌに示すように前述のＲＩＥ法を用いて
シリコン基板の上方から基板５上の二酸化シリコン膜６
を除去する。この場合二酸化シリコンに比べて、シリコ
ンがほとんどエツチングされないガスとしてＨ２添加の
ＣＦａガスを用いることができる。なお、このＲＩＥ法
を用いると例えば上からエツチングを行った場合、側面
がほとんどエツチングされないという特徴がある。従っ
てこのエツチングによれば、二酸化シリコンの壁７′は
上部が二酸化シリコン膜６の膜厚骨と、オーバーエッチ
分だけエツチングされるのみで残すことが可能となる。
シリコン基板の上方から基板５上の二酸化シリコン膜６
を除去する。この場合二酸化シリコンに比べて、シリコ
ンがほとんどエツチングされないガスとしてＨ２添加の
ＣＦａガスを用いることができる。なお、このＲＩＥ法
を用いると例えば上からエツチングを行った場合、側面
がほとんどエツチングされないという特徴がある。従っ
てこのエツチングによれば、二酸化シリコンの壁７′は
上部が二酸化シリコン膜６の膜厚骨と、オーバーエッチ
分だけエツチングされるのみで残すことが可能となる。
以上により酸化物の壁が形成され、次に第２図（ｅ）の
ようにこの壁７′で囲まれた内部に所望の半導体を構成
させるために所定のエピタキシャル層９を成長させる。
ようにこの壁７′で囲まれた内部に所望の半導体を構成
させるために所定のエピタキシャル層９を成長させる。
このとき、Ｐ＋型に濃くドープされた層１０をエピタキ
シャル成長させた後Ｐ型エピタキシャル層９を成長させ
れば、二酸化シリコンの壁７′の下端をＰ＋シリコン部
分に埋め込むことができ、アイソレーション（チャンネ
ルストップ）の効果がより確実となる。
シャル成長させた後Ｐ型エピタキシャル層９を成長させ
れば、二酸化シリコンの壁７′の下端をＰ＋シリコン部
分に埋め込むことができ、アイソレーション（チャンネ
ルストップ）の効果がより確実となる。
その後第２図（ｆｌ、 （ｇｌのように通常の工程で所
望の半導体を形成する。第２図（ｆｌはバイポーラ型の
集積回路を示すものでエピタキシャル層９にコレクタＣ
，エミッタＥ、ベースＢが形成されているが、第２図＋
８）〜（ｅｌで説明した実施例とは基板及びエピタキシ
ャル層の導電型を若干変更しである。
望の半導体を形成する。第２図（ｆｌはバイポーラ型の
集積回路を示すものでエピタキシャル層９にコレクタＣ
，エミッタＥ、ベースＢが形成されているが、第２図＋
８）〜（ｅｌで説明した実施例とは基板及びエピタキシ
ャル層の導電型を若干変更しである。
第２図（ａはＭＯ３型集積回路で同じくエピタキシャル
層９内にソースＳ、ゲートＧ、ドレインＤが形成された
ものである。なお、基板として、絶縁物単結晶基板を用
いることもできる。
層９内にソースＳ、ゲートＧ、ドレインＤが形成された
ものである。なお、基板として、絶縁物単結晶基板を用
いることもできる。
（７）発明の効果
本発明は上述の如く構成したので、素子分離のためのア
イソレーション壁を極めて薄く、且つ容易に形成できる
ために、平面的な集積度を高めることが可能となる。例
えば容易に０．５μｍ以下の素子分離壁を形成できるた
めに集積度は飛躍的に向上させることができる。また素
子分離壁形成後に半導体を構成する際にシリコン基板上
へのエピタキシャル成長ができるために、結晶性が良好
な従って高性能な集積回路を形成することができる。
イソレーション壁を極めて薄く、且つ容易に形成できる
ために、平面的な集積度を高めることが可能となる。例
えば容易に０．５μｍ以下の素子分離壁を形成できるた
めに集積度は飛躍的に向上させることができる。また素
子分離壁形成後に半導体を構成する際にシリコン基板上
へのエピタキシャル成長ができるために、結晶性が良好
な従って高性能な集積回路を形成することができる。
第１図は従来用いられている半導体装置の素子分離の路
線的断面図、第２図（ａ）乃至（幻は本発明を用いた半
導体装置の製造方法の一実施例の路線的断面図である。 １・・・溝、 ４・・・空洞、 ５・・・基板、６・・
・二酸化シリコン膜、 ７・・・多結晶シリコン層、
７′・・・素子分離壁。 特許出願人 富士通株式会社 第１図 第２図
線的断面図、第２図（ａ）乃至（幻は本発明を用いた半
導体装置の製造方法の一実施例の路線的断面図である。 １・・・溝、 ４・・・空洞、 ５・・・基板、６・・
・二酸化シリコン膜、 ７・・・多結晶シリコン層、
７′・・・素子分離壁。 特許出願人 富士通株式会社 第１図 第２図
Claims (1)
- 基板上にアイソレーション壁となるべき部分に側壁面が
露出したパターンの多結晶シリコン層を形成し、該多結
晶シリコン層の側面に酸化処理を施し二酸化膜を形成し
た後、上記多結晶シリコン層を除去して前記酸化膜から
なるアイソレーション壁を形成してなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471582A JPS595644A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471582A JPS595644A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595644A true JPS595644A (ja) | 1984-01-12 |
Family
ID=14644801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11471582A Pending JPS595644A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001239A1 (en) * | 1985-08-15 | 1987-02-26 | Ncr Corporation | Dielectric isolation structure for integrated circuits |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
-
1982
- 1982-07-01 JP JP11471582A patent/JPS595644A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001239A1 (en) * | 1985-08-15 | 1987-02-26 | Ncr Corporation | Dielectric isolation structure for integrated circuits |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
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