KR19980060903A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 SOI 웨이퍼 표면 실리콘막의 측벽에 형성시킨 산화막으로 전기적인 분리를 실현하고, 충진공정을 사용하는 대신 선택적 에피층을 이용하여 분리층 사이를 메움으로써 소자분리 간격이 좁은 곳에서도 우수한 소자분리 특성을 유지할 수 있으며, 또한 CMP와 같은 추가적인 공정을 수행하지 않아도 웨이퍼 전면에 걸쳐 평탄화 표면을 유지할 수 있어 반도체 소자의 제조공정수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 특히 에스.오.아이(Silicon-On-Insulator ; 이하 SOI라 함) 기판을 사용하여 좁은 지역에서도 우수한 소자분리 특성을 유지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
종래의 기술에 따른 반도체 소자의 소자분리막 방법에 있어서, 여러가지 방법이 사용되어지고 있다.
종래에 사용되고 있는 소자분리 기술의 하나로 LOCOS(Local Oxidation Of Silicon)법이 있다. 상기 LOCOS 법은 버즈빅(bird's beak)이라 불리는 산하막의 활성영역(active region)내로의 침투현상 때문에 집적 회로 소자에서는 사용될 수 없는 문제가 있다.
종래의 소자분리 기술중 다른 하나의 방법은 트랜치를 이용한 소자분리(Trench isolation)법이 있다.
상기 방법에 있어서는 버즈빅이 없으나 좁은 소자분리 간격(isolation spacing)에서의 트랜치 내부를 소자분리 절연물로 충진(refill)하는 것이 어렵고, 또한 트랜치의 깊이가 깊을수록 절연물질로 트랜치 내부공간을 충진시킬 수 있는 한계가 더욱 커지게 된다.
또한 초고집적 회로소자에서는 SOI 기판을 사용하고 실리콘을 섬(island) 형태로 만드는 방법이 소자분리기술로써 유력하며, 이때에도 충진, 평탄화 공정 등의 복잡한 공정이 필요하며 충진 공정에서의 한계는 여전히 존재하는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 본 발명에서는 SOI 웨이퍼를 사용하고 실리콘 필름의 측벽에 형성시킨 산화막으로 전기적인 분리(electrical isolaion)를 실현하고, 충진공정을 사용하는 대신 선택적 에피(selectiveepi)층을 이용하여 분리층 사이를 메움으로써 소자분리 간격이 좁은 곳에서도 우수한 소자분리 특성을 유지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 소자분리막 형성공정단계를 도시한 단면도
*도면의 주요 부분에 대한 부호의 설명*
11 : 실리콘 기판13 : 패드 산화막
15 : 실리콘막17 : 상부 산화막
19 : 감광막 마스크21 : 측벽 산화막
23 : 기판 산화막25 : 에피 실리콘층
27 : 에피 실리콘층 산화막29 : 활성영역
31 : 소자분리 영역
상기 목적을 달성하기 위하여, 본 발명에서는 SOI 웨이퍼 표면의 실리콘막 상부에 산화막을 형성하는 단계와, 상기 산화막 상부에 소자분리용 감광막 마스크를 형성하는 단계와, 상기 감광막 마스크를 사용하여 하부의 산화막, 표면 실리콘막, 패드 산화막을 차례로 식각하여 실리콘 기판을 노출시키는 단계와, 상부의 감광막 마스크를 제거한 뒤 노출된 실리콘 표면을 산화시켜 실리콘막의 측벽과 기판상에 산화막을 형성하는 단계와, 상기 실리콘막 측벽과 기판 상부에 형성된 산화막을 식각하여 제거하는 단계와, 이후 선택적 에피 공정으로 실리콘이 노출된 지역에 실리콘을 증착시키는 단계와, 상기 에피-실리콘층 상부에 산화막을 형성하는 단계와, 상기 실리콘막 상부 산화막을 제거하는 단계로 구성되는 반도체 소자의 소자분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 공정순서에 따라 도식하면 다음과 같다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 소자분리막 형성방법 제조 공정도이다.
도 1 을 참조하면, SOI 기판(11) 표면의 실리콘(15)을 일부 산화시켜 상부 산화막(top oxide layer)(17)을 형성한다. 이때 상기 상부 산화막(17)의 두께는 500~3000Å 범위가 사이가 되도록 한다.
도 2 를 참조하면, 포토리소그라피(Photo Lithography) 공정을 통하여 활성영역을 정의한 후 상부의 감광막 마스크(19)로 하부층, 즉 상부 산화막(17), 표면 실리콘막(15), 패드 산화막(buried oxide)(13)을 차례로 시작하여 하부 실리콘 기판(11)이 노출되게 한다.
도 3 을 참조하면, 상부의 감광막 마스크(19)를 제거한 뒤 실리콘(15)의 표면을 산화공정을 통하여 산화시키면 실리콘막(15)의 측벽에 산화막(21)이 형성되고 노출되어 있는 하부 실리콘 기판(11) 위에도 기판 산화막(24)이 형성된다.
이때 상기 산화막(21, 23)의 두께는 1000Å ~ 2000 Å사이가 되게 한다.
도 4 를 참조하면, 이후 건식식각을 통하여 상기 산호막(21, 23)을 이방성 식각을 하면 도면에 도시된 바와 같이, 측벽 산화막(21)의 일부는 남게 되고 실리콘 기판(11)의 상부 산화막(24)은 제거된다.
도 5 를 참조하면, 이후 선택적 에피 공정을 실시하여 실리콘이 노출된 지역에만 실리콘을 증착시키면 도시된 도면과 같이 에피-실리콘층(25)이 형성된다.
도 6 을 참조하면, 이후 산화공정을 실시하여 상기 에피-실리콘층(25) 상부에 산화막(27)을 형성한다. 이때 상기 산화막(27)의 두께는 실리콘막(15) 위한 상부 산화막(17)보다 500~700Å 이상 두껍게 되도록 조절한다.
도 7 을 참조하면, 실리콘막(15) 상부 산화막(17)을 제거한다.
도 8 을 참조하면, 최종적으로 형성된 활성영역(29)과 필드영역(31)의 모습을 보여준다. 상기 도면에서 활성영역(29) 양측에 산화막(21)이 존재하고 그 산화막(21) 사이에 에피-실리콘이 있다.
소자분리 영역(31)이 아주 좁은 경우에는 양측 산화막(21)이 서로 붙게 되어 에피-실리콘층(25)에 의한 충진이 필요없는 영역도 존재한다.
상기와 같이 함으로써 소자분리 간격이 넓은 지역이나 좁은 지역이나 상관없이 SOI 웨이퍼상의 실리콘막들이 섬 형태로 전기적으로 분리되게 된다.
또한, 이후 공정에서도 CMP(Chemical Vapor Deposition)와 같은 평탄화 공정이 필요없게 된다.
이상 설명한 바와 같이 SOI를 사용하고 표면 실리콘막의 측벽에 형성시킨 산화막으로 전기적인 분리를 실현하고, 충진공정을 사용하는 대신 선택적 에피층을 이용하여 분리층 사이를 메움으로써 소자분리 간격이 좁은 곳에서도 우수한 소자분리 특성을 유지할 수 있다.
아울러, 소자분리 간격이 0.1㎛정도 이하의 아주 좁은 곳에서도 우수한 분리특성을 유지할 수 있으며, CMP와 같은 추가적인 공정을 수행하지 않아도 웨이퍼 전면에 걸쳐 평탄화 표면을 유지할 수 있다.
또한 본 발명의 실리콘-에피층은 충진 재료로만 사용되므로 에피층의 특성(quality)과 소자와의 전기적 특성은 무관하므로 공정 콘트롤이 용이하다.

Claims (4)

  1. 반도체 소자의 소자분리막 형성방법에 있어서,
    SOI 웨이퍼 표면의 실리콘막 상부에 산화막을 형성하는 단계와,
    상기 산화막 상부에 소자분리용 감광막 마스크를 형성하는 단계와,
    상기 감광막 마스크를 사용하여 하부의 산화막, 표면 실리콘막, 패드 산화막을 차례로 식각하여 실리콘 기판을 노출시키는 단계와,
    상부의 감광막 마스크를 제거한 뒤 노출된 실리콘 표면을 산화시켜 실리콘막의 측벽과 기판상에 산화막을 형성하는 단계와,
    상기 실리콘막 측벽과 기판 상부에 형성된 산화막을 식각하여 제거하는 단계와,
    이후 선택적 에피 공정으로 실리콘이 노출된 지역에 실리콘을 증착시키는 단계와,
    상기 에피-실리콘층 상부에 산화막을 형성하는 단계와,
    상기 실리콘막 상부 산화막을 제거하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘막 상부에 형성되는 산화막의 두께는 500~3000Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 실리콘막 측벽에 형성되는 산화막의 두께는 1000~2000Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 에피-실리콘층 형성후 그 상부에 산화막을 형성할시 형성되는 산화막의 두께는 실리콘막 상부에 잔류하는 산화막의 두께보다 500~700Å인 더 두껍게 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308198B1 (ko) * 1999-09-14 2001-11-07 윤종용 에스오아이 반도체 소자 분리 방법
KR20040016678A (ko) * 2002-08-19 2004-02-25 삼성전자주식회사 반도체 장치 및 그의 제조방법
KR100532406B1 (ko) * 1999-08-10 2005-11-30 삼성전자주식회사 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법

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