KR100408863B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
반도체 소자의 게이트 산화막 형성 방법 Download PDFInfo
- Publication number
- KR100408863B1 KR100408863B1 KR10-2001-0038443A KR20010038443A KR100408863B1 KR 100408863 B1 KR100408863 B1 KR 100408863B1 KR 20010038443 A KR20010038443 A KR 20010038443A KR 100408863 B1 KR100408863 B1 KR 100408863B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- gate oxide
- region
- film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000001039 wet etching Methods 0.000 claims description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- 230000009977 dual effect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
Claims (6)
- 형성되는 게이트 산화막의 두께에 따라 제 1 영역과 제 2 영역으로 나뉘어 형성될 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 제 1 단계;상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 제 2 단계;상기 제 1 영역 상부에 포토레지스트막을 형성하는 제 3 단계;상기 제 2 영역의 패드 질화막 및 패드 산화막을 제거하는 제 4 단계;상기 제 1 영역의 상기 포토레지스트막 및 상기 패드 질화막을 제거하는 제 5 단계 및전체 상부에 산화막을 형성하여 상기 제 1 영역에는 상기 패드 산화막 및 상기 산화막으로 이루어진 제 1 두께의 게이트 산화막을 형성하고, 상기 제 2 영역에는 상기 산화막으로 제 2 두께의 게이트 산화막을 형성하는 제 6 단계로 이루어져,소자 분리막을 형성하는 단계에서 사용된 상기 패드 산화막이 상기 제 1 두께의 게이트 산화막의 일부분으로 형성되며, 상기 패드 산화막은 상기 패드 질화막에 의해 상기 포토 레지스트 패턴과 접촉하지 않는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 2 영역의 패드 질화막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 2 영역의 패드 산화막은 HF 용액을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 영역의 상기 패드 질화막은 인산을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 두께의 게이트 산화막은 각각의 영역에 형성되는 소자의 동작 전압에 따라 그 두께가 결정되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0038443A KR100408863B1 (ko) | 2001-06-29 | 2001-06-29 | 반도체 소자의 게이트 산화막 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0038443A KR100408863B1 (ko) | 2001-06-29 | 2001-06-29 | 반도체 소자의 게이트 산화막 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030002743A KR20030002743A (ko) | 2003-01-09 |
KR100408863B1 true KR100408863B1 (ko) | 2003-12-06 |
Family
ID=27712437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0038443A KR100408863B1 (ko) | 2001-06-29 | 2001-06-29 | 반도체 소자의 게이트 산화막 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100408863B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100607799B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 산화막 형성 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349164A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | 素子分離絶縁膜を有する半導体装置の製造方法 |
JP2001060630A (ja) * | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
JP2001085531A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
KR20010038795A (ko) * | 1999-10-27 | 2001-05-15 | 윤종용 | 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 |
-
2001
- 2001-06-29 KR KR10-2001-0038443A patent/KR100408863B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349164A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | 素子分離絶縁膜を有する半導体装置の製造方法 |
JP2001060630A (ja) * | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
JP2001085531A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
KR20010038795A (ko) * | 1999-10-27 | 2001-05-15 | 윤종용 | 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20030002743A (ko) | 2003-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100490288B1 (ko) | 플래쉬 메모리 소자 제조 방법 | |
KR20050106878A (ko) | 리세스채널을 구비한 반도체소자의 제조 방법 | |
KR20020009674A (ko) | 반도체 집적회로의 트렌치 소자 분리 방법 | |
KR100408863B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
KR20050066879A (ko) | 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법 | |
KR100190059B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
KR100289663B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
KR100831671B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR20090070710A (ko) | 반도체 소자의 트렌치 형성 방법 | |
KR100459928B1 (ko) | 반도체 소자의 제조 방법 | |
KR20030049783A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100579851B1 (ko) | 반도체 소자의 분리 방법 | |
KR100524916B1 (ko) | 반도체 집적회로의 트렌치 소자분리방법 | |
KR100470198B1 (ko) | 반도체 소자의 셀로우 트렌치 분리막 형성 방법 | |
KR20000051689A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
KR100439105B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
KR20020042312A (ko) | 반도체 디바이스 및 그 제조방법 | |
KR100451519B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
KR20000028124A (ko) | 반도체 소자의 트렌치 소자 분리 방법 | |
KR20010110007A (ko) | 반도체소자의 트렌치 소자분리 방법 | |
KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 | |
KR20050000056A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
KR20040021371A (ko) | 반도체 소자의 셀로우 트렌치 분리막 형성 방법 | |
KR20010003442A (ko) | 반도체 소자의 배선 형성방법 | |
KR19980025507A (ko) | 반도체소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20191016 Year of fee payment: 17 |