JPS58136134A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
- Publication number
- JPS58136134A JPS58136134A JP1756282A JP1756282A JPS58136134A JP S58136134 A JPS58136134 A JP S58136134A JP 1756282 A JP1756282 A JP 1756282A JP 1756282 A JP1756282 A JP 1756282A JP S58136134 A JPS58136134 A JP S58136134A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- digital
- digital signal
- correction value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ出力回路毎の調整を自動化したディ
ジタル・アナログ変換装置に関する。
ジタル・アナログ変換装置に関する。
複数のアナログ出力回路を含む従来のディジタル・アナ
ログ変換装置としては、ｌｓ１図あるいは１２図に示す
ものがある。
ログ変換装置としては、ｌｓ１図あるいは１２図に示す
ものがある。
第１図において、１はアドレス信号、２はディジタル信
号でめシ、５はタイ建ング信号でるる。
号でめシ、５はタイ建ング信号でるる。
３はアドレス信号に対応するレジスタを選択するための
書込み信号７１〜７ｎｔ出力するデコーダである。
書込み信号７１〜７ｎｔ出力するデコーダである。
１１１〜ｌｌｎはディジタル信号２ｔ−書込み信号によ
って記憶するレジスタである。１２１〜１２０は、夫々
のレジスタに記憶されたディジタル信号管アナログ信号
に変換するディジタル・アナログ変換器である。２１〜
２ｎは変換器調整用の可変抵抗器である。４は抵抗器、
１３１〜１３１１は演算増幅器、３１〜３ｎは演算増幅
器ＵｌＩ用の可変抵抗器を示す。４と１３１〜１３ｎと
３１〜３ｎとでアナログ出力回ｗ１ｔ−構成する。この
第１図の構成における動作は次の通りでおる。まず、ア
ドレス信号１とタイ電ング信号５によシ、デコーダ３は
そのアドレス信号に対応するレジスタに対し、曹込み信
号を出力する。この信号により、該当するレジスタ、例
えば１１１は、デイジタル（１号２を記憶する。アドレ
ス信号は、順次サイクリックに、対応するディジタル信
号と共に発生されておシ、この結果、レジスタ１１１〜
１１１１には一定時間毎にディジタル信号が更新記憶さ
れる。
って記憶するレジスタである。１２１〜１２０は、夫々
のレジスタに記憶されたディジタル信号管アナログ信号
に変換するディジタル・アナログ変換器である。２１〜
２ｎは変換器調整用の可変抵抗器である。４は抵抗器、
１３１〜１３１１は演算増幅器、３１〜３ｎは演算増幅
器ＵｌＩ用の可変抵抗器を示す。４と１３１〜１３ｎと
３１〜３ｎとでアナログ出力回ｗ１ｔ−構成する。この
第１図の構成における動作は次の通りでおる。まず、ア
ドレス信号１とタイ電ング信号５によシ、デコーダ３は
そのアドレス信号に対応するレジスタに対し、曹込み信
号を出力する。この信号により、該当するレジスタ、例
えば１１１は、デイジタル（１号２を記憶する。アドレ
ス信号は、順次サイクリックに、対応するディジタル信
号と共に発生されておシ、この結果、レジスタ１１１〜
１１１１には一定時間毎にディジタル信号が更新記憶さ
れる。
このレジスタに記憶されたディジタル信号は、夫夫のデ
ィジタル・アナログ変換器＜Ｄ／Ａ変換器）１２１〜１
２ｎでアナログ信号に変換される。このアナログ信号は
、アナログ出力回路によりアナログ出力レベルに変換さ
れ、夫々のアナログ出力信号４ｌ−４ｎが得られる。こ
の場合、Ｄ／Ａｆ換器１２１〜１２ｒｌや演算増幅器１
３１〜１３１１１は、各素子にゲインやオフセットにば
らつきがめるため、ま九経年変化等による櫨々のばらつ
きがめるため、可変抵抗器２１〜２ｎ、３１〜３ｎを付
加して、必要に応じた調整が行なわれる。この調整には
、かな夛の時間ｔ″要すると共に、調整を行なう人の個
人差による精度、分解能のばらつきが生じる等の問題が
める。
ィジタル・アナログ変換器＜Ｄ／Ａ変換器）１２１〜１
２ｎでアナログ信号に変換される。このアナログ信号は
、アナログ出力回路によりアナログ出力レベルに変換さ
れ、夫々のアナログ出力信号４ｌ−４ｎが得られる。こ
の場合、Ｄ／Ａｆ換器１２１〜１２ｒｌや演算増幅器１
３１〜１３１１１は、各素子にゲインやオフセットにば
らつきがめるため、ま九経年変化等による櫨々のばらつ
きがめるため、可変抵抗器２１〜２ｎ、３１〜３ｎを付
加して、必要に応じた調整が行なわれる。この調整には
、かな夛の時間ｔ″要すると共に、調整を行なう人の個
人差による精度、分解能のばらつきが生じる等の問題が
める。
次に、第２図の装置について説明する。第２図において
、Ｊ１１１図と同一の機器には同一符号を付している。
、Ｊ１１１図と同一の機器には同一符号を付している。
この図で、１１はレジスタでるり、第１図の１１１〜ｌ
ｌｎに示すレジスタと同様のものである。１２はＤ／Ａ
変換器であり、やはり第１図の１２１〜１２ｎに示した
ものと同様のものである。６はＤ／Ａ変換器調整用の可
変抵抗器を示す。７は、デマルチプレクサを示し、Ｄ／
Ａ変換器で変換し九アナログ信号をアドレス信号１に応
じて夫々のアナログ出力回路に選択出力するためのもの
である。８１〜８ｎは、コンデンサであシ、７に一介し
て出力され次アナログ信号全保持する九めのものである
。演算増幅器１３１〜１３ｎと、コンデンサ８１〜８ｎ
は、アナログホールド回路′ｔ−構成する。この構成で
は、コンデンサ８１〜８ｎの端子電圧が第１図のＤ／Ａ
変換器１２１〜１２ｒｌの出力に相当するため、Ｄ／Ａ
変換器１２を調整する可変抵抗器が１個で良いので、い
くぶん調整はやシ易くなるが、可変抵抗器３１〜３ｎは
やはり必要でめシ、第１図と同様の間組がめる。
ｌｎに示すレジスタと同様のものである。１２はＤ／Ａ
変換器であり、やはり第１図の１２１〜１２ｎに示した
ものと同様のものである。６はＤ／Ａ変換器調整用の可
変抵抗器を示す。７は、デマルチプレクサを示し、Ｄ／
Ａ変換器で変換し九アナログ信号をアドレス信号１に応
じて夫々のアナログ出力回路に選択出力するためのもの
である。８１〜８ｎは、コンデンサであシ、７に一介し
て出力され次アナログ信号全保持する九めのものである
。演算増幅器１３１〜１３ｎと、コンデンサ８１〜８ｎ
は、アナログホールド回路′ｔ−構成する。この構成で
は、コンデンサ８１〜８ｎの端子電圧が第１図のＤ／Ａ
変換器１２１〜１２ｒｌの出力に相当するため、Ｄ／Ａ
変換器１２を調整する可変抵抗器が１個で良いので、い
くぶん調整はやシ易くなるが、可変抵抗器３１〜３ｎは
やはり必要でめシ、第１図と同様の間組がめる。
本発明の目的は、従来の問題点を解消するためになされ
友ものでめｐ１具体的には、−整ｔはぼ自動化すること
のできるディジタル・アナログ変換装置を提供すること
である。
友ものでめｐ１具体的には、−整ｔはぼ自動化すること
のできるディジタル・アナログ変換装置を提供すること
である。
この友め、本発明では、各機器のばらつきに対し、入力
されるディジタル信号をそのばらつきに対応するディジ
タル信号にて補正し、この補正されたディジタル信号ｔ
Ｄ／Ａ変換器に与えることにより、各機器での調整を不
要とする。
されるディジタル信号をそのばらつきに対応するディジ
タル信号にて補正し、この補正されたディジタル信号ｔ
Ｄ／Ａ変換器に与えることにより、各機器での調整を不
要とする。
以下、本発明を具体的な実施例に基づき説明する。Ｊｌ
＆３図は、本発明の一実施例を示すものである。この図
において、第１図、１２図と同一符号の４のは同様の機
器である。５０は、アナログマルチプレクサであｐ１ア
ナログ出力信号を入力し、アドレス信号に対応するもの
ｔ選択して出力する。
＆３図は、本発明の一実施例を示すものである。この図
において、第１図、１２図と同一符号の４のは同様の機
器である。５０は、アナログマルチプレクサであｐ１ア
ナログ出力信号を入力し、アドレス信号に対応するもの
ｔ選択して出力する。
５１はアナログ・ディジタル変換器（Ａ／Ｄ変換器）で
メジ、アナログマルチプレクサ５０から出力されるアナ
ログ信号ｔディジタル信号に変換する。５２と５３は４
／Ｄ変換器調整用の可変抵抗器である。５４は、補正値
演算装置であり、Ａ／Ｄ変換！５１で変換されたディジ
タル信号（以下率に信号Ｃと呼ぶ。）と、本装置の入力
信号であるディジタル信号（以下単に信号Ａと呼ぶ。）
およびアドレス信号とによシ、補正信号（以下単に信号
Ｂと呼ぶ。）を演算し、出力する。５５はこの補正値演
算装置に含まれる補正値記憶装置であり、信号Ｂがアド
レスに対応して記憶される。この記憶された信号Ｂは、
次にアドレス信号が発生した時、読出される。補正値演
算装置５４については、その詳細を後述する。５６は減
算器であり、信号Ａ（ディジタル信号２）と補正値信号
Ｂとの差信号、すなわち補正済ディジタル信号５８を演
算する。５７はタイミング信号発生装置であり、必要な
タイミング色号七発生する。まず、ディジタル信号２が
アナログ出力信号４１〜４ｎに変換器れる過程は、ディ
ジタル信号を補正をする構成を除き謝１図と同様のため
省略する。アナログ出力信号４ｌ−４ｎは、アナログマ
ルチプレクサ５０に入力される。ここでは、アドレス信
号ｌで指定されたチャネルのアナログ信号が選択され、
出力される。このアナログ信号は、ディジタル信号２と
四−のＡ／Ｄ対応時性倉もつＡ／Ｄ変換器５１に人力さ
れ、ディジタル信号を出力する。このディジタル信号＜
＊号Ｃ）は、補正値演算装置５４に入力され、ディジタ
ル信号２（信号Ａ）との差分（誤差分）だけ補正値管変
更し７？：″ｔｒ補正値を演算し、この新補正値を記憶
装置５５の該尚アドレスに格納する。この新補正値は、
次回のアドレスサイクルにおいて、補正信号Ｂとして使
用される。減算養５６は、信号Ａと、タイミング信号発
生器筐Ｓ７の絖出し信号により読み出される補正信号Ｂ
とに轟づき、補正済のディジタル信号５８Ｖｔ演算し
出力する。この補正済ディジタル偵号は、アドレス信号
１が指定するレジスタに記ｔｉｉ−ｇれる。このレジス
タ１１１〜ｌｌｎへの１！新記憶は、順次サイクリック
に発生するアドレス信号【解読するデコーダ３の出力に
より行なわれる。
メジ、アナログマルチプレクサ５０から出力されるアナ
ログ信号ｔディジタル信号に変換する。５２と５３は４
／Ｄ変換器調整用の可変抵抗器である。５４は、補正値
演算装置であり、Ａ／Ｄ変換！５１で変換されたディジ
タル信号（以下率に信号Ｃと呼ぶ。）と、本装置の入力
信号であるディジタル信号（以下単に信号Ａと呼ぶ。）
およびアドレス信号とによシ、補正信号（以下単に信号
Ｂと呼ぶ。）を演算し、出力する。５５はこの補正値演
算装置に含まれる補正値記憶装置であり、信号Ｂがアド
レスに対応して記憶される。この記憶された信号Ｂは、
次にアドレス信号が発生した時、読出される。補正値演
算装置５４については、その詳細を後述する。５６は減
算器であり、信号Ａ（ディジタル信号２）と補正値信号
Ｂとの差信号、すなわち補正済ディジタル信号５８を演
算する。５７はタイミング信号発生装置であり、必要な
タイミング色号七発生する。まず、ディジタル信号２が
アナログ出力信号４１〜４ｎに変換器れる過程は、ディ
ジタル信号を補正をする構成を除き謝１図と同様のため
省略する。アナログ出力信号４ｌ−４ｎは、アナログマ
ルチプレクサ５０に入力される。ここでは、アドレス信
号ｌで指定されたチャネルのアナログ信号が選択され、
出力される。このアナログ信号は、ディジタル信号２と
四−のＡ／Ｄ対応時性倉もつＡ／Ｄ変換器５１に人力さ
れ、ディジタル信号を出力する。このディジタル信号＜
＊号Ｃ）は、補正値演算装置５４に入力され、ディジタ
ル信号２（信号Ａ）との差分（誤差分）だけ補正値管変
更し７？：″ｔｒ補正値を演算し、この新補正値を記憶
装置５５の該尚アドレスに格納する。この新補正値は、
次回のアドレスサイクルにおいて、補正信号Ｂとして使
用される。減算養５６は、信号Ａと、タイミング信号発
生器筐Ｓ７の絖出し信号により読み出される補正信号Ｂ
とに轟づき、補正済のディジタル信号５８Ｖｔ演算し
出力する。この補正済ディジタル偵号は、アドレス信号
１が指定するレジスタに記ｔｉｉ−ｇれる。このレジス
タ１１１〜ｌｌｎへの１！新記憶は、順次サイクリック
に発生するアドレス信号【解読するデコーダ３の出力に
より行なわれる。
そして、Ｄ／Ａ変換器１２１〜１２ｎは、その記憶され
九ディジタル信号をアナログ信号に変換し、アナログ出
力口ｊｉ６′ｌｋ介してアナログ出力信号４１〜４ｎか
得られる。この信号４１〜４ｎは、アナログマルチプレ
ク＋ｊ５０にも与えられ、上述の如きディジタル信号の
補正動作が繰シ返される。このように、この実施例によ
れば、Ｄ／Ａ変換器および演算増幅器の調整を行なわな
くても良いので、調整の手間が省ける。また、各々の調
整のための補正信号は、毎回のアドレス信号発生時に再
計算され、新たな補正値を演算し、それを次回の補正信
号として使用するので、常に最適の補正がなされており
、この装置の変換精度が向上する。
九ディジタル信号をアナログ信号に変換し、アナログ出
力口ｊｉ６′ｌｋ介してアナログ出力信号４１〜４ｎか
得られる。この信号４１〜４ｎは、アナログマルチプレ
ク＋ｊ５０にも与えられ、上述の如きディジタル信号の
補正動作が繰シ返される。このように、この実施例によ
れば、Ｄ／Ａ変換器および演算増幅器の調整を行なわな
くても良いので、調整の手間が省ける。また、各々の調
整のための補正信号は、毎回のアドレス信号発生時に再
計算され、新たな補正値を演算し、それを次回の補正信
号として使用するので、常に最適の補正がなされており
、この装置の変換精度が向上する。
次に、補正値演算装置５４の具体的な構成について６明
する。第４図は、この演算器［５４の構成例を示してい
る。この図において、１，２゜５４．５５，５６．５８
の各機器については、すでに説明した。６１は、信号Ａ
と信号Ｂと信号Ｃを入力として、Ｂ −（Ａ−Ｃ） ＝
Ｂ’を演算する演算器でめる。このＢ′は、先に述べ九
ｔｒｆＣな補正信号である。Ｂはすでに記憶装置５５に
記憶されていた補正信号であり Ｂ／が演算された時点
でＢはＢ′に組新記憶される。６ｏはレジスタで６９、
記憶装置５５から読出され友補正信号Ｂを書込信号６４
のタイミングでセントする。６２は新次な補正信号Ｂ’
を記憶装置５５の対応アドレスに記憶させる九めの書込
タイミングを示す書込信号で小る。６３は補正信号Ｂを
読出すタイミングｔｉ令する観出し信号でめる。この６
２〜６４は、タイミング発生回路の出力である。この第
４図の装置の動作ｔ、１５図およびｉ８６図會用いて説
明する。ＳＳ図は動作タイムチャートでめ９、＃ＮＩ＃
Ａは自動調整の様子會示す特性図である。この動作の説
明は、チャネル１（す１）について説明するが、他チャ
ネルについても同様な動作となる。いま、アドレス信号
ｌがす１の場合で考える。
する。第４図は、この演算器［５４の構成例を示してい
る。この図において、１，２゜５４．５５，５６．５８
の各機器については、すでに説明した。６１は、信号Ａ
と信号Ｂと信号Ｃを入力として、Ｂ −（Ａ−Ｃ） ＝
Ｂ’を演算する演算器でめる。このＢ′は、先に述べ九
ｔｒｆＣな補正信号である。Ｂはすでに記憶装置５５に
記憶されていた補正信号であり Ｂ／が演算された時点
でＢはＢ′に組新記憶される。６ｏはレジスタで６９、
記憶装置５５から読出され友補正信号Ｂを書込信号６４
のタイミングでセントする。６２は新次な補正信号Ｂ’
を記憶装置５５の対応アドレスに記憶させる九めの書込
タイミングを示す書込信号で小る。６３は補正信号Ｂを
読出すタイミングｔｉ令する観出し信号でめる。この６
２〜６４は、タイミング発生回路の出力である。この第
４図の装置の動作ｔ、１５図およびｉ８６図會用いて説
明する。ＳＳ図は動作タイムチャートでめ９、＃ＮＩ＃
Ａは自動調整の様子會示す特性図である。この動作の説
明は、チャネル１（す１）について説明するが、他チャ
ネルについても同様な動作となる。いま、アドレス信号
ｌがす１の場合で考える。
アドレス信号１（す１）とディジタル信号２（Ａ＝Ａ、
）が与えられると、読出し、信号６３の発生タイミング
において、記憶装置５５からφ１用補正信号Ｂ＝−Ｂ、
が絖み出される。そして、書込み信号６４の発生タイミ
ングで、レジスタ６０にその補正信号−Ｂ、が書き込ま
れる。ナｌ用のディジタル信号ＡｉＦｉ、演算器５６に
よって、この補正信号分だけ補正され、補正済信号５８
（Ａ。
）が与えられると、読出し、信号６３の発生タイミング
において、記憶装置５５からφ１用補正信号Ｂ＝−Ｂ、
が絖み出される。そして、書込み信号６４の発生タイミ
ングで、レジスタ６０にその補正信号−Ｂ、が書き込ま
れる。ナｌ用のディジタル信号ＡｉＦｉ、演算器５６に
よって、この補正信号分だけ補正され、補正済信号５８
（Ａ。
十Ｂ、）がす１用のレジスタ１１１に格納される、この
格納によシ、このディジタル信号５８は、アナログ信号
に変換（１２１）され、アナログ出力信号４１となる。
格納によシ、このディジタル信号５８は、アナログ信号
に変換（１２１）され、アナログ出力信号４１となる。
この４１は、プロセス制御勢のため、外部に出力される
が、これと同時にＡ／Ｄ変換器５１にも与えられ、こ＼
でディジタル信号Ｃ＝Ｃ，に変換され、ＣＩは演算器６
１に与えられる。こ’ｈで、 Ｂ：＝ Ｂ＋ （Ａ
ｔ Ｃｔ） カ演算され、これは新しいφ１用の補正
信号となる。この信号Ｓ／ ＝ −Ｂ：は、書込み信号
６２０発生タイミングで、記憶装置５５のφ１のアドレ
スに記憶される。この−Ｂζは、次にす１のアクセスに
対して補正信号Ｂとして使用される。これにより、÷１
のチャネルに対する動作を終了し、次のす２のチャネル
に対する動作が開始される。この動作は、第１チヤネル
の場合と同様でおる。第ｎチャネル（レジスタがｎ１ｌ
ｆｆｉとする。）の動作が終了すると、再び第１チヤネ
ルの動作になり、これらの動作が順次サイクリックに繰
り返される。この結果、第６図に示すように、ディジタ
ル・アナログ変換の特性が単調な場合、補正回数ｔＩＫ
ねるととに補正値Ｂｌ（ｉはｉ＝１〜ｎの値）が集束す
る。
が、これと同時にＡ／Ｄ変換器５１にも与えられ、こ＼
でディジタル信号Ｃ＝Ｃ，に変換され、ＣＩは演算器６
１に与えられる。こ’ｈで、 Ｂ：＝ Ｂ＋ （Ａ
ｔ Ｃｔ） カ演算され、これは新しいφ１用の補正
信号となる。この信号Ｓ／ ＝ −Ｂ：は、書込み信号
６２０発生タイミングで、記憶装置５５のφ１のアドレ
スに記憶される。この−Ｂζは、次にす１のアクセスに
対して補正信号Ｂとして使用される。これにより、÷１
のチャネルに対する動作を終了し、次のす２のチャネル
に対する動作が開始される。この動作は、第１チヤネル
の場合と同様でおる。第ｎチャネル（レジスタがｎ１ｌ
ｆｆｉとする。）の動作が終了すると、再び第１チヤネ
ルの動作になり、これらの動作が順次サイクリックに繰
り返される。この結果、第６図に示すように、ディジタ
ル・アナログ変換の特性が単調な場合、補正回数ｔＩＫ
ねるととに補正値Ｂｌ（ｉはｉ＝１〜ｎの値）が集束す
る。
し友がって、アナログ出力も集束し、予定するアナログ
出力信号４１〜４ｎが得られる。
出力信号４１〜４ｎが得られる。
スに、本発明の他の実施例について説明する。
ＩＩＡ７図にその実施例を示し、＃！８図に動作タイム
チャートを示す。第７図においては、補正値演算装置の
部分のみを示し、他方を省略しているが、他の構成は、
ｌｓ３図の場合と同様でおる。また、ｍ４因に示す符号
と同一符号の機器は、１ｍ４図と同様のものである。６
５はディジタル信号入力レジスタでメ）、アドレス信号
ｌから作られる書込み信号６８によシデイジタル信号を
格納する。
チャートを示す。第７図においては、補正値演算装置の
部分のみを示し、他方を省略しているが、他の構成は、
ｌｓ３図の場合と同様でおる。また、ｍ４因に示す符号
と同一符号の機器は、１ｍ４図と同様のものである。６
５はディジタル信号入力レジスタでメ）、アドレス信号
ｌから作られる書込み信号６８によシデイジタル信号を
格納する。
６６は補正信号１ｃ記憶する補正信号レジスタであｐ、
＋はｐ書込み信号６８により入力信号を格納する。６７
はアドレス信号１を６［２憶するアドレス信号入力レジ
スタでお訂やはり書込み信号６８によシ人力信号を格納
する。このような構成を採ると、ディジタル信号２（信
号Ａ）の補正動作と、新しい補正信号Ｂ’ｔ−記憶装置
５５に書込む動作と全分離して行なうことができる。こ
の動作について、第８図を用いて説明する。レジスタ書
込信号６８は、＃１８図に明らかなように、アドレス伯
。
＋はｐ書込み信号６８により入力信号を格納する。６７
はアドレス信号１を６［２憶するアドレス信号入力レジ
スタでお訂やはり書込み信号６８によシ人力信号を格納
する。このような構成を採ると、ディジタル信号２（信
号Ａ）の補正動作と、新しい補正信号Ｂ’ｔ−記憶装置
５５に書込む動作と全分離して行なうことができる。こ
の動作について、第８図を用いて説明する。レジスタ書
込信号６８は、＃１８図に明らかなように、アドレス伯
。
号が一巡する１周期分の間隔をおいて、各周期で１アド
レス分だけずらせるように発生される。つまり、第１周
期には、ナ１のアドレス信号発生時に薔込信号６８ｔ−
発生させ、次の第２周期には◆２のアドレス信号発生時
に書込信号６８を発生させる。このように、信号６８七
発生させると、５１のＡ／Ｄ変換時間に１周期相当の時
間をあてることができる。変換された信号Ｃは、演算器
６１に与えられる。一方、レジスタ６５および６６も書
込信号６８によシ信号ＡおよびＢが格納される。演算器
６１は、このＡ−Ｃの信号を用いて補正信号を演算し出
力する。この補正信号は、１周期後の同一アドレス発生
時の畳込信号６２により、記憶装［５５に記憶される。
レス分だけずらせるように発生される。つまり、第１周
期には、ナ１のアドレス信号発生時に薔込信号６８ｔ−
発生させ、次の第２周期には◆２のアドレス信号発生時
に書込信号６８を発生させる。このように、信号６８七
発生させると、５１のＡ／Ｄ変換時間に１周期相当の時
間をあてることができる。変換された信号Ｃは、演算器
６１に与えられる。一方、レジスタ６５および６６も書
込信号６８によシ信号ＡおよびＢが格納される。演算器
６１は、このＡ−Ｃの信号を用いて補正信号を演算し出
力する。この補正信号は、１周期後の同一アドレス発生
時の畳込信号６２により、記憶装［５５に記憶される。
この実施例によれは、装置のアクセス時間がＡ／Ｄｉ換
時闇に比べて短い場合でも、１周期の期間内にＡ／Ｄｉ
換すれば良いので、問題はなくなる。
時闇に比べて短い場合でも、１周期の期間内にＡ／Ｄｉ
換すれば良いので、問題はなくなる。
次に、本発明の他の実施例について量率に説明する。ｉ
Ａ９図〜図工第１１の実施例でめる。
Ａ９図〜図工第１１の実施例でめる。
まず、絹９図の実施例においては、補正信号を補正値用
レジスタ８０に記憶しておき、アドレス信号ｌで指定さ
れた補正信号をセレクタ６９にて選択出力するように構
成している。信号８１は、レジスタ書込み信号である。
レジスタ８０に記憶しておき、アドレス信号ｌで指定さ
れた補正信号をセレクタ６９にて選択出力するように構
成している。信号８１は、レジスタ書込み信号である。
１１０図の実施内においては、補正値演算装置５４内べ
、マイクロコンピュータ８２を組込み、このコンピュー
タ８２にて補正値の演Ｘｔ行なうように構成する。８３
は補正値を記憶するメモリでるる、８４はトライステー
トゲートを示ス。この方式によれば、Ａ／Ｄ変換コード
をプログラムによって任意に変更できるため、複雑なＡ
／Ｄ変換−（図示せずンは必要としない。また、チャネ
ルによりディジタル信号とアナログ量との対応が異なっ
ている場′合でも、チャネル毎の信号の大きさを判別し
て、対応する補正ｉｔｔ演算することは可能である。
、マイクロコンピュータ８２を組込み、このコンピュー
タ８２にて補正値の演Ｘｔ行なうように構成する。８３
は補正値を記憶するメモリでるる、８４はトライステー
トゲートを示ス。この方式によれば、Ａ／Ｄ変換コード
をプログラムによって任意に変更できるため、複雑なＡ
／Ｄ変換−（図示せずンは必要としない。また、チャネ
ルによりディジタル信号とアナログ量との対応が異なっ
ている場′合でも、チャネル毎の信号の大きさを判別し
て、対応する補正ｉｔｔ演算することは可能である。
１１１１図の実施例においては、複数の入出力特性ｔも
つアナログ出力回路が含筐れる場合、アナログマルチプ
レク？５０によって選択されたアナログ出力信号ｔ’ｓ
Ａ／Ｄ変換特性の夫々異なる複数のＡ／Ｄ変換器５１
に与え、それらのうちの１つの出力をセレクタ６９で選
択して出力するようにして、複数の入出力特性に対し対
応する信号を出力する。８５はセレクタ６９のセレクト
信号である。
つアナログ出力回路が含筐れる場合、アナログマルチプ
レク？５０によって選択されたアナログ出力信号ｔ’ｓ
Ａ／Ｄ変換特性の夫々異なる複数のＡ／Ｄ変換器５１
に与え、それらのうちの１つの出力をセレクタ６９で選
択して出力するようにして、複数の入出力特性に対し対
応する信号を出力する。８５はセレクタ６９のセレクト
信号である。
以上説明したことによって明らかなように、本発明によ
れば、複雑な１ｉｌｉＩＩｔ−はぼ自動化できる。
れば、複雑な１ｉｌｉＩＩｔ−はぼ自動化できる。
＃！１図および＃！２図は従来の実施例を示す図、＃！
３図および１４図は本発明の一実施例を示す図、１１１
５図および１６図は本発明の一実施例ｔｅａ明するため
のタイムチャートおよび動作特性図、第７図は本発明の
他の実施例を示す図、第８図は第７図の実施例の動作を
説明するためのタイムチャート、第９図〜第１１図は本
発明の他の実施例を示す図である。 １・・・アドレス信号、２・・・テイジタル信烏、３・
・・デコーグ、４・・・抵抗鰺、５・・・タイミング信
号、１１１−１１０・・・Ｌ／レジスタ１２１〜１２ｎ
−・・ディジタル・アナログ変換器、１３１〜１３ｎ・
・・演算増幅器、４１〜４ｎ・・・アナログ出力信号、
５゜・・・アナログマルチプレクチ、５１・・・アナロ
グディジタル変換器、５４・・・補正値演算装置、５５
・・・補正値記憶装置、５６・・・演算器、５７・・・
タイミング第 ） 図 第２図 第３図 第４図 第 お 図 □時間 二′ヵ −Ｂ’−−ｓ・−−−−シ＝Ｆ第ｑ 図 第８図 １♂１ユタニ二二＝二＝＝＝＝＝＝＝二二ｎ“ニニニニ
＝＝＝＝＝＝＝＝＝＝＝＝＝■＝＝）ｃ＝時間 第９図
３図および１４図は本発明の一実施例を示す図、１１１
５図および１６図は本発明の一実施例ｔｅａ明するため
のタイムチャートおよび動作特性図、第７図は本発明の
他の実施例を示す図、第８図は第７図の実施例の動作を
説明するためのタイムチャート、第９図〜第１１図は本
発明の他の実施例を示す図である。 １・・・アドレス信号、２・・・テイジタル信烏、３・
・・デコーグ、４・・・抵抗鰺、５・・・タイミング信
号、１１１−１１０・・・Ｌ／レジスタ１２１〜１２ｎ
−・・ディジタル・アナログ変換器、１３１〜１３ｎ・
・・演算増幅器、４１〜４ｎ・・・アナログ出力信号、
５゜・・・アナログマルチプレクチ、５１・・・アナロ
グディジタル変換器、５４・・・補正値演算装置、５５
・・・補正値記憶装置、５６・・・演算器、５７・・・
タイミング第 ） 図 第２図 第３図 第４図 第 お 図 □時間 二′ヵ −Ｂ’−−ｓ・−−−−シ＝Ｆ第ｑ 図 第８図 １♂１ユタニ二二＝二＝＝＝＝＝＝＝二二ｎ“ニニニニ
＝＝＝＝＝＝＝＝＝＝＝＝＝■＝＝）ｃ＝時間 第９図
Claims (1)
- １、ディジタル信号をアナログ信号に変換してアナログ
出力信号を発生するディジタル・アナログ変換装置にお
いて、該アナログ出力信号をアナログ・ディジタル変換
する変換器と、前記ディジタル信号と該変換器の出力と
を用いて補正信号を演算する演算部と該補正信号を記憶
する記憶部とを内蔵する補正値演算装置と、前記ディジ
タル信号を前記記憶された補正信号で補正する演算器と
を設け、該演算器で補正されたディジタル信号管前記デ
ィジタル・アナログ変換のための入力信号とすることｔ
４！黴とするディジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756282A JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756282A JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136134A true JPS58136134A (ja) | 1983-08-13 |
Family
ID=11947348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1756282A Pending JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136134A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048619A (ja) * | 1983-08-26 | 1985-03-16 | Advantest Corp | デジタルアナログ変換装置 |
| JPS60169944U (ja) * | 1984-04-17 | 1985-11-11 | 株式会社アドバンテスト | 校正機能付ｄａ変換器 |
| JPH0590966A (ja) * | 1991-09-30 | 1993-04-09 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| US5731772A (en) * | 1993-11-30 | 1998-03-24 | Nokia Mobile Phones Ltd. | Method and apparatus for compensation for a DC voltage offset of a digital to analog converter |
| JP2002217730A (ja) * | 2001-01-22 | 2002-08-02 | Toyo Commun Equip Co Ltd | 直流オフセット電圧補償回路 |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
-
1982
- 1982-02-08 JP JP1756282A patent/JPS58136134A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048619A (ja) * | 1983-08-26 | 1985-03-16 | Advantest Corp | デジタルアナログ変換装置 |
| JPS6353738B2 (ja) * | 1983-08-26 | 1988-10-25 | Adobantesuto Kk | |
| JPS60169944U (ja) * | 1984-04-17 | 1985-11-11 | 株式会社アドバンテスト | 校正機能付ｄａ変換器 |
| JPH0590966A (ja) * | 1991-09-30 | 1993-04-09 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| US5731772A (en) * | 1993-11-30 | 1998-03-24 | Nokia Mobile Phones Ltd. | Method and apparatus for compensation for a DC voltage offset of a digital to analog converter |
| JP2002217730A (ja) * | 2001-01-22 | 2002-08-02 | Toyo Commun Equip Co Ltd | 直流オフセット電圧補償回路 |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6897794B2 (en) | All-analog calibration of sting-DAC linearity: application to high voltage processes | |
| KR0157122B1 (ko) | 디지탈 보상형 아날로그 디지탈 변환기 | |
| US5248970A (en) | Offset calibration of a dac using a calibrated adc | |
| US4335371A (en) | Digital error correcting trimming in an analog to digital converter | |
| JPS58136134A (ja) | デイジタル・アナログ変換装置 | |
| JPS5810984A (ja) | アナログテレビジヨン信号発生回路 | |
| JPH1065542A (ja) | アナログ／ディジタル変換回路 | |
| JP2005318582A (ja) | パイプラインａｄｃ較正方法およびその装置 | |
| JPS6161577B2 (ja) | ||
| US10673450B1 (en) | Techniques to improve linearity of R-2R ladder digital-to-analog converters (DACs) | |
| JPS59133728A (ja) | Ａ／ｄ変換器 | |
| JPH06276098A (ja) | Ａ／ｄ変換器 | |
| JPH06204870A (ja) | 自動補正機能付ｄ／ａ変換器 | |
| JP2003060504A (ja) | Ａ／ｄ変換装置およびａ／ｄコンバータ用誤差補正装置 | |
| JP2624920B2 (ja) | 多現象オシロスコープの垂直増幅器校正装置 | |
| JPH09307440A (ja) | ディジタル補正方法及び補正装置 | |
| JPS615625A (ja) | Ｄａコンバ−タの直線性の補正装置 | |
| TW202349881A (zh) | 類比數位轉換器、電子裝置、及類比數位轉換器之控制方法 | |
| JP2001044835A (ja) | Ａ／ｄ変換装置 | |
| SU1667246A1 (ru) | Аналого-цифровой преобразователь с автоматической коррекцией функции преобразовани | |
| JPH09148931A (ja) | Ｄ／ａコンバータの補正回路 | |
| JPH0677826A (ja) | アナログ−デジタル変換器 | |
| JPS587919A (ja) | Ａ／ｄ変換器 | |
| JP2796102B2 (ja) | アナログ電圧発生回路 | |
| JP3865110B2 (ja) | スパンミスマッチの校正方法及びこれを用いたａ／ｄ変換回路 |