JPS58136134A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
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- JPS58136134A JPS58136134A JP1756282A JP1756282A JPS58136134A JP S58136134 A JPS58136134 A JP S58136134A JP 1756282 A JP1756282 A JP 1756282A JP 1756282 A JP1756282 A JP 1756282A JP S58136134 A JPS58136134 A JP S58136134A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ出力回路毎の調整を自動化したディ
ジタル・アナログ変換装置に関する。
ジタル・アナログ変換装置に関する。
複数のアナログ出力回路を含む従来のディジタル・アナ
ログ変換装置としては、ls1図あるいは12図に示す
ものがある。
ログ変換装置としては、ls1図あるいは12図に示す
ものがある。
第1図において、1はアドレス信号、2はディジタル信
号でめシ、5はタイ建ング信号でるる。
号でめシ、5はタイ建ング信号でるる。
3はアドレス信号に対応するレジスタを選択するための
書込み信号71〜7nt出力するデコーダである。
書込み信号71〜7nt出力するデコーダである。
111〜llnはディジタル信号2t−書込み信号によ
って記憶するレジスタである。121〜120は、夫々
のレジスタに記憶されたディジタル信号管アナログ信号
に変換するディジタル・アナログ変換器である。21〜
2nは変換器調整用の可変抵抗器である。4は抵抗器、
131〜1311は演算増幅器、31〜3nは演算増幅
器UlI用の可変抵抗器を示す。4と131〜13nと
31〜3nとでアナログ出力回w1t−構成する。この
第1図の構成における動作は次の通りでおる。まず、ア
ドレス信号1とタイ電ング信号5によシ、デコーダ3は
そのアドレス信号に対応するレジスタに対し、曹込み信
号を出力する。この信号により、該当するレジスタ、例
えば111は、デイジタル(1号2を記憶する。アドレ
ス信号は、順次サイクリックに、対応するディジタル信
号と共に発生されておシ、この結果、レジスタ111〜
1111には一定時間毎にディジタル信号が更新記憶さ
れる。
って記憶するレジスタである。121〜120は、夫々
のレジスタに記憶されたディジタル信号管アナログ信号
に変換するディジタル・アナログ変換器である。21〜
2nは変換器調整用の可変抵抗器である。4は抵抗器、
131〜1311は演算増幅器、31〜3nは演算増幅
器UlI用の可変抵抗器を示す。4と131〜13nと
31〜3nとでアナログ出力回w1t−構成する。この
第1図の構成における動作は次の通りでおる。まず、ア
ドレス信号1とタイ電ング信号5によシ、デコーダ3は
そのアドレス信号に対応するレジスタに対し、曹込み信
号を出力する。この信号により、該当するレジスタ、例
えば111は、デイジタル(1号2を記憶する。アドレ
ス信号は、順次サイクリックに、対応するディジタル信
号と共に発生されておシ、この結果、レジスタ111〜
1111には一定時間毎にディジタル信号が更新記憶さ
れる。
このレジスタに記憶されたディジタル信号は、夫夫のデ
ィジタル・アナログ変換器<D/A変換器)121〜1
2nでアナログ信号に変換される。このアナログ信号は
、アナログ出力回路によりアナログ出力レベルに変換さ
れ、夫々のアナログ出力信号4l−4nが得られる。こ
の場合、D/Af換器121〜12rlや演算増幅器1
31〜13111は、各素子にゲインやオフセットにば
らつきがめるため、ま九経年変化等による櫨々のばらつ
きがめるため、可変抵抗器21〜2n、31〜3nを付
加して、必要に応じた調整が行なわれる。この調整には
、かな夛の時間t″要すると共に、調整を行なう人の個
人差による精度、分解能のばらつきが生じる等の問題が
める。
ィジタル・アナログ変換器<D/A変換器)121〜1
2nでアナログ信号に変換される。このアナログ信号は
、アナログ出力回路によりアナログ出力レベルに変換さ
れ、夫々のアナログ出力信号4l−4nが得られる。こ
の場合、D/Af換器121〜12rlや演算増幅器1
31〜13111は、各素子にゲインやオフセットにば
らつきがめるため、ま九経年変化等による櫨々のばらつ
きがめるため、可変抵抗器21〜2n、31〜3nを付
加して、必要に応じた調整が行なわれる。この調整には
、かな夛の時間t″要すると共に、調整を行なう人の個
人差による精度、分解能のばらつきが生じる等の問題が
める。
次に、第2図の装置について説明する。第2図において
、J111図と同一の機器には同一符号を付している。
、J111図と同一の機器には同一符号を付している。
この図で、11はレジスタでるり、第1図の111〜l
lnに示すレジスタと同様のものである。12はD/A
変換器であり、やはり第1図の121〜12nに示した
ものと同様のものである。6はD/A変換器調整用の可
変抵抗器を示す。7は、デマルチプレクサを示し、D/
A変換器で変換し九アナログ信号をアドレス信号1に応
じて夫々のアナログ出力回路に選択出力するためのもの
である。81〜8nは、コンデンサであシ、7に一介し
て出力され次アナログ信号全保持する九めのものである
。演算増幅器131〜13nと、コンデンサ81〜8n
は、アナログホールド回路′t−構成する。この構成で
は、コンデンサ81〜8nの端子電圧が第1図のD/A
変換器121〜12rlの出力に相当するため、D/A
変換器12を調整する可変抵抗器が1個で良いので、い
くぶん調整はやシ易くなるが、可変抵抗器31〜3nは
やはり必要でめシ、第1図と同様の間組がめる。
lnに示すレジスタと同様のものである。12はD/A
変換器であり、やはり第1図の121〜12nに示した
ものと同様のものである。6はD/A変換器調整用の可
変抵抗器を示す。7は、デマルチプレクサを示し、D/
A変換器で変換し九アナログ信号をアドレス信号1に応
じて夫々のアナログ出力回路に選択出力するためのもの
である。81〜8nは、コンデンサであシ、7に一介し
て出力され次アナログ信号全保持する九めのものである
。演算増幅器131〜13nと、コンデンサ81〜8n
は、アナログホールド回路′t−構成する。この構成で
は、コンデンサ81〜8nの端子電圧が第1図のD/A
変換器121〜12rlの出力に相当するため、D/A
変換器12を調整する可変抵抗器が1個で良いので、い
くぶん調整はやシ易くなるが、可変抵抗器31〜3nは
やはり必要でめシ、第1図と同様の間組がめる。
本発明の目的は、従来の問題点を解消するためになされ
友ものでめp1具体的には、−整tはぼ自動化すること
のできるディジタル・アナログ変換装置を提供すること
である。
友ものでめp1具体的には、−整tはぼ自動化すること
のできるディジタル・アナログ変換装置を提供すること
である。
この友め、本発明では、各機器のばらつきに対し、入力
されるディジタル信号をそのばらつきに対応するディジ
タル信号にて補正し、この補正されたディジタル信号t
D/A変換器に与えることにより、各機器での調整を不
要とする。
されるディジタル信号をそのばらつきに対応するディジ
タル信号にて補正し、この補正されたディジタル信号t
D/A変換器に与えることにより、各機器での調整を不
要とする。
以下、本発明を具体的な実施例に基づき説明する。Jl
&3図は、本発明の一実施例を示すものである。この図
において、第1図、12図と同一符号の4のは同様の機
器である。50は、アナログマルチプレクサであp1ア
ナログ出力信号を入力し、アドレス信号に対応するもの
t選択して出力する。
&3図は、本発明の一実施例を示すものである。この図
において、第1図、12図と同一符号の4のは同様の機
器である。50は、アナログマルチプレクサであp1ア
ナログ出力信号を入力し、アドレス信号に対応するもの
t選択して出力する。
51はアナログ・ディジタル変換器(A/D変換器)で
メジ、アナログマルチプレクサ50から出力されるアナ
ログ信号tディジタル信号に変換する。52と53は4
/D変換器調整用の可変抵抗器である。54は、補正値
演算装置であり、A/D変換!51で変換されたディジ
タル信号(以下率に信号Cと呼ぶ。)と、本装置の入力
信号であるディジタル信号(以下単に信号Aと呼ぶ。)
およびアドレス信号とによシ、補正信号(以下単に信号
Bと呼ぶ。)を演算し、出力する。55はこの補正値演
算装置に含まれる補正値記憶装置であり、信号Bがアド
レスに対応して記憶される。この記憶された信号Bは、
次にアドレス信号が発生した時、読出される。補正値演
算装置54については、その詳細を後述する。56は減
算器であり、信号A(ディジタル信号2)と補正値信号
Bとの差信号、すなわち補正済ディジタル信号58を演
算する。57はタイミング信号発生装置であり、必要な
タイミング色号七発生する。まず、ディジタル信号2が
アナログ出力信号41〜4nに変換器れる過程は、ディ
ジタル信号を補正をする構成を除き謝1図と同様のため
省略する。アナログ出力信号4l−4nは、アナログマ
ルチプレクサ50に入力される。ここでは、アドレス信
号lで指定されたチャネルのアナログ信号が選択され、
出力される。このアナログ信号は、ディジタル信号2と
四−のA/D対応時性倉もつA/D変換器51に人力さ
れ、ディジタル信号を出力する。このディジタル信号<
*号C)は、補正値演算装置54に入力され、ディジタ
ル信号2(信号A)との差分(誤差分)だけ補正値管変
更し7?:″tr補正値を演算し、この新補正値を記憶
装置55の該尚アドレスに格納する。この新補正値は、
次回のアドレスサイクルにおいて、補正信号Bとして使
用される。減算養56は、信号Aと、タイミング信号発
生器筐S7の絖出し信号により読み出される補正信号B
とに轟づき、補正済のディジタル信号58Vt演算し
出力する。この補正済ディジタル偵号は、アドレス信号
1が指定するレジスタに記tii−gれる。このレジス
タ111〜llnへの1!新記憶は、順次サイクリック
に発生するアドレス信号【解読するデコーダ3の出力に
より行なわれる。
メジ、アナログマルチプレクサ50から出力されるアナ
ログ信号tディジタル信号に変換する。52と53は4
/D変換器調整用の可変抵抗器である。54は、補正値
演算装置であり、A/D変換!51で変換されたディジ
タル信号(以下率に信号Cと呼ぶ。)と、本装置の入力
信号であるディジタル信号(以下単に信号Aと呼ぶ。)
およびアドレス信号とによシ、補正信号(以下単に信号
Bと呼ぶ。)を演算し、出力する。55はこの補正値演
算装置に含まれる補正値記憶装置であり、信号Bがアド
レスに対応して記憶される。この記憶された信号Bは、
次にアドレス信号が発生した時、読出される。補正値演
算装置54については、その詳細を後述する。56は減
算器であり、信号A(ディジタル信号2)と補正値信号
Bとの差信号、すなわち補正済ディジタル信号58を演
算する。57はタイミング信号発生装置であり、必要な
タイミング色号七発生する。まず、ディジタル信号2が
アナログ出力信号41〜4nに変換器れる過程は、ディ
ジタル信号を補正をする構成を除き謝1図と同様のため
省略する。アナログ出力信号4l−4nは、アナログマ
ルチプレクサ50に入力される。ここでは、アドレス信
号lで指定されたチャネルのアナログ信号が選択され、
出力される。このアナログ信号は、ディジタル信号2と
四−のA/D対応時性倉もつA/D変換器51に人力さ
れ、ディジタル信号を出力する。このディジタル信号<
*号C)は、補正値演算装置54に入力され、ディジタ
ル信号2(信号A)との差分(誤差分)だけ補正値管変
更し7?:″tr補正値を演算し、この新補正値を記憶
装置55の該尚アドレスに格納する。この新補正値は、
次回のアドレスサイクルにおいて、補正信号Bとして使
用される。減算養56は、信号Aと、タイミング信号発
生器筐S7の絖出し信号により読み出される補正信号B
とに轟づき、補正済のディジタル信号58Vt演算し
出力する。この補正済ディジタル偵号は、アドレス信号
1が指定するレジスタに記tii−gれる。このレジス
タ111〜llnへの1!新記憶は、順次サイクリック
に発生するアドレス信号【解読するデコーダ3の出力に
より行なわれる。
そして、D/A変換器121〜12nは、その記憶され
九ディジタル信号をアナログ信号に変換し、アナログ出
力口ji6′lk介してアナログ出力信号41〜4nか
得られる。この信号41〜4nは、アナログマルチプレ
ク+j50にも与えられ、上述の如きディジタル信号の
補正動作が繰シ返される。このように、この実施例によ
れば、D/A変換器および演算増幅器の調整を行なわな
くても良いので、調整の手間が省ける。また、各々の調
整のための補正信号は、毎回のアドレス信号発生時に再
計算され、新たな補正値を演算し、それを次回の補正信
号として使用するので、常に最適の補正がなされており
、この装置の変換精度が向上する。
九ディジタル信号をアナログ信号に変換し、アナログ出
力口ji6′lk介してアナログ出力信号41〜4nか
得られる。この信号41〜4nは、アナログマルチプレ
ク+j50にも与えられ、上述の如きディジタル信号の
補正動作が繰シ返される。このように、この実施例によ
れば、D/A変換器および演算増幅器の調整を行なわな
くても良いので、調整の手間が省ける。また、各々の調
整のための補正信号は、毎回のアドレス信号発生時に再
計算され、新たな補正値を演算し、それを次回の補正信
号として使用するので、常に最適の補正がなされており
、この装置の変換精度が向上する。
次に、補正値演算装置54の具体的な構成について6明
する。第4図は、この演算器[54の構成例を示してい
る。この図において、1,2゜54.55,56.58
の各機器については、すでに説明した。61は、信号A
と信号Bと信号Cを入力として、B −(A−C) =
B’を演算する演算器でめる。このB′は、先に述べ九
trfCな補正信号である。Bはすでに記憶装置55に
記憶されていた補正信号であり B/が演算された時点
でBはB′に組新記憶される。6oはレジスタで69、
記憶装置55から読出され友補正信号Bを書込信号64
のタイミングでセントする。62は新次な補正信号B’
を記憶装置55の対応アドレスに記憶させる九めの書込
タイミングを示す書込信号で小る。63は補正信号Bを
読出すタイミングti令する観出し信号でめる。この6
2〜64は、タイミング発生回路の出力である。この第
4図の装置の動作t、15図およびi86図會用いて説
明する。SS図は動作タイムチャートでめ9、#NI#
Aは自動調整の様子會示す特性図である。この動作の説
明は、チャネル1(す1)について説明するが、他チャ
ネルについても同様な動作となる。いま、アドレス信号
lがす1の場合で考える。
する。第4図は、この演算器[54の構成例を示してい
る。この図において、1,2゜54.55,56.58
の各機器については、すでに説明した。61は、信号A
と信号Bと信号Cを入力として、B −(A−C) =
B’を演算する演算器でめる。このB′は、先に述べ九
trfCな補正信号である。Bはすでに記憶装置55に
記憶されていた補正信号であり B/が演算された時点
でBはB′に組新記憶される。6oはレジスタで69、
記憶装置55から読出され友補正信号Bを書込信号64
のタイミングでセントする。62は新次な補正信号B’
を記憶装置55の対応アドレスに記憶させる九めの書込
タイミングを示す書込信号で小る。63は補正信号Bを
読出すタイミングti令する観出し信号でめる。この6
2〜64は、タイミング発生回路の出力である。この第
4図の装置の動作t、15図およびi86図會用いて説
明する。SS図は動作タイムチャートでめ9、#NI#
Aは自動調整の様子會示す特性図である。この動作の説
明は、チャネル1(す1)について説明するが、他チャ
ネルについても同様な動作となる。いま、アドレス信号
lがす1の場合で考える。
アドレス信号1(す1)とディジタル信号2(A=A、
)が与えられると、読出し、信号63の発生タイミング
において、記憶装置55からφ1用補正信号B=−B、
が絖み出される。そして、書込み信号64の発生タイミ
ングで、レジスタ60にその補正信号−B、が書き込ま
れる。ナl用のディジタル信号AiFi、演算器56に
よって、この補正信号分だけ補正され、補正済信号58
(A。
)が与えられると、読出し、信号63の発生タイミング
において、記憶装置55からφ1用補正信号B=−B、
が絖み出される。そして、書込み信号64の発生タイミ
ングで、レジスタ60にその補正信号−B、が書き込ま
れる。ナl用のディジタル信号AiFi、演算器56に
よって、この補正信号分だけ補正され、補正済信号58
(A。
十B、)がす1用のレジスタ111に格納される、この
格納によシ、このディジタル信号58は、アナログ信号
に変換(121)され、アナログ出力信号41となる。
格納によシ、このディジタル信号58は、アナログ信号
に変換(121)され、アナログ出力信号41となる。
この41は、プロセス制御勢のため、外部に出力される
が、これと同時にA/D変換器51にも与えられ、こ\
でディジタル信号C=C,に変換され、CIは演算器6
1に与えられる。こ’hで、 B:= B+ (A
t Ct) カ演算され、これは新しいφ1用の補正
信号となる。この信号S/ = −B:は、書込み信号
620発生タイミングで、記憶装置55のφ1のアドレ
スに記憶される。この−Bζは、次にす1のアクセスに
対して補正信号Bとして使用される。これにより、÷1
のチャネルに対する動作を終了し、次のす2のチャネル
に対する動作が開始される。この動作は、第1チヤネル
の場合と同様でおる。第nチャネル(レジスタがn1l
ffiとする。)の動作が終了すると、再び第1チヤネ
ルの動作になり、これらの動作が順次サイクリックに繰
り返される。この結果、第6図に示すように、ディジタ
ル・アナログ変換の特性が単調な場合、補正回数tIK
ねるととに補正値Bl(iはi=1〜nの値)が集束す
る。
が、これと同時にA/D変換器51にも与えられ、こ\
でディジタル信号C=C,に変換され、CIは演算器6
1に与えられる。こ’hで、 B:= B+ (A
t Ct) カ演算され、これは新しいφ1用の補正
信号となる。この信号S/ = −B:は、書込み信号
620発生タイミングで、記憶装置55のφ1のアドレ
スに記憶される。この−Bζは、次にす1のアクセスに
対して補正信号Bとして使用される。これにより、÷1
のチャネルに対する動作を終了し、次のす2のチャネル
に対する動作が開始される。この動作は、第1チヤネル
の場合と同様でおる。第nチャネル(レジスタがn1l
ffiとする。)の動作が終了すると、再び第1チヤネ
ルの動作になり、これらの動作が順次サイクリックに繰
り返される。この結果、第6図に示すように、ディジタ
ル・アナログ変換の特性が単調な場合、補正回数tIK
ねるととに補正値Bl(iはi=1〜nの値)が集束す
る。
し友がって、アナログ出力も集束し、予定するアナログ
出力信号41〜4nが得られる。
出力信号41〜4nが得られる。
スに、本発明の他の実施例について説明する。
IIA7図にその実施例を示し、#!8図に動作タイム
チャートを示す。第7図においては、補正値演算装置の
部分のみを示し、他方を省略しているが、他の構成は、
ls3図の場合と同様でおる。また、m4因に示す符号
と同一符号の機器は、1m4図と同様のものである。6
5はディジタル信号入力レジスタでメ)、アドレス信号
lから作られる書込み信号68によシデイジタル信号を
格納する。
チャートを示す。第7図においては、補正値演算装置の
部分のみを示し、他方を省略しているが、他の構成は、
ls3図の場合と同様でおる。また、m4因に示す符号
と同一符号の機器は、1m4図と同様のものである。6
5はディジタル信号入力レジスタでメ)、アドレス信号
lから作られる書込み信号68によシデイジタル信号を
格納する。
66は補正信号1c記憶する補正信号レジスタであp、
+はp書込み信号68により入力信号を格納する。67
はアドレス信号1を6[2憶するアドレス信号入力レジ
スタでお訂やはり書込み信号68によシ人力信号を格納
する。このような構成を採ると、ディジタル信号2(信
号A)の補正動作と、新しい補正信号B’t−記憶装置
55に書込む動作と全分離して行なうことができる。こ
の動作について、第8図を用いて説明する。レジスタ書
込信号68は、#18図に明らかなように、アドレス伯
。
+はp書込み信号68により入力信号を格納する。67
はアドレス信号1を6[2憶するアドレス信号入力レジ
スタでお訂やはり書込み信号68によシ人力信号を格納
する。このような構成を採ると、ディジタル信号2(信
号A)の補正動作と、新しい補正信号B’t−記憶装置
55に書込む動作と全分離して行なうことができる。こ
の動作について、第8図を用いて説明する。レジスタ書
込信号68は、#18図に明らかなように、アドレス伯
。
号が一巡する1周期分の間隔をおいて、各周期で1アド
レス分だけずらせるように発生される。つまり、第1周
期には、ナ1のアドレス信号発生時に薔込信号68t−
発生させ、次の第2周期には◆2のアドレス信号発生時
に書込信号68を発生させる。このように、信号68七
発生させると、51のA/D変換時間に1周期相当の時
間をあてることができる。変換された信号Cは、演算器
61に与えられる。一方、レジスタ65および66も書
込信号68によシ信号AおよびBが格納される。演算器
61は、このA−Cの信号を用いて補正信号を演算し出
力する。この補正信号は、1周期後の同一アドレス発生
時の畳込信号62により、記憶装[55に記憶される。
レス分だけずらせるように発生される。つまり、第1周
期には、ナ1のアドレス信号発生時に薔込信号68t−
発生させ、次の第2周期には◆2のアドレス信号発生時
に書込信号68を発生させる。このように、信号68七
発生させると、51のA/D変換時間に1周期相当の時
間をあてることができる。変換された信号Cは、演算器
61に与えられる。一方、レジスタ65および66も書
込信号68によシ信号AおよびBが格納される。演算器
61は、このA−Cの信号を用いて補正信号を演算し出
力する。この補正信号は、1周期後の同一アドレス発生
時の畳込信号62により、記憶装[55に記憶される。
この実施例によれは、装置のアクセス時間がA/Di換
時闇に比べて短い場合でも、1周期の期間内にA/Di
換すれば良いので、問題はなくなる。
時闇に比べて短い場合でも、1周期の期間内にA/Di
換すれば良いので、問題はなくなる。
次に、本発明の他の実施例について量率に説明する。i
A9図〜図工第11の実施例でめる。
A9図〜図工第11の実施例でめる。
まず、絹9図の実施例においては、補正信号を補正値用
レジスタ80に記憶しておき、アドレス信号lで指定さ
れた補正信号をセレクタ69にて選択出力するように構
成している。信号81は、レジスタ書込み信号である。
レジスタ80に記憶しておき、アドレス信号lで指定さ
れた補正信号をセレクタ69にて選択出力するように構
成している。信号81は、レジスタ書込み信号である。
110図の実施内においては、補正値演算装置54内べ
、マイクロコンピュータ82を組込み、このコンピュー
タ82にて補正値の演Xt行なうように構成する。83
は補正値を記憶するメモリでるる、84はトライステー
トゲートを示ス。この方式によれば、A/D変換コード
をプログラムによって任意に変更できるため、複雑なA
/D変換−(図示せずンは必要としない。また、チャネ
ルによりディジタル信号とアナログ量との対応が異なっ
ている場′合でも、チャネル毎の信号の大きさを判別し
て、対応する補正itt演算することは可能である。
、マイクロコンピュータ82を組込み、このコンピュー
タ82にて補正値の演Xt行なうように構成する。83
は補正値を記憶するメモリでるる、84はトライステー
トゲートを示ス。この方式によれば、A/D変換コード
をプログラムによって任意に変更できるため、複雑なA
/D変換−(図示せずンは必要としない。また、チャネ
ルによりディジタル信号とアナログ量との対応が異なっ
ている場′合でも、チャネル毎の信号の大きさを判別し
て、対応する補正itt演算することは可能である。
1111図の実施例においては、複数の入出力特性tも
つアナログ出力回路が含筐れる場合、アナログマルチプ
レク?50によって選択されたアナログ出力信号t’s
A/D変換特性の夫々異なる複数のA/D変換器51
に与え、それらのうちの1つの出力をセレクタ69で選
択して出力するようにして、複数の入出力特性に対し対
応する信号を出力する。85はセレクタ69のセレクト
信号である。
つアナログ出力回路が含筐れる場合、アナログマルチプ
レク?50によって選択されたアナログ出力信号t’s
A/D変換特性の夫々異なる複数のA/D変換器51
に与え、それらのうちの1つの出力をセレクタ69で選
択して出力するようにして、複数の入出力特性に対し対
応する信号を出力する。85はセレクタ69のセレクト
信号である。
以上説明したことによって明らかなように、本発明によ
れば、複雑な1iliIIt−はぼ自動化できる。
れば、複雑な1iliIIt−はぼ自動化できる。
#!1図および#!2図は従来の実施例を示す図、#!
3図および14図は本発明の一実施例を示す図、111
5図および16図は本発明の一実施例tea明するため
のタイムチャートおよび動作特性図、第7図は本発明の
他の実施例を示す図、第8図は第7図の実施例の動作を
説明するためのタイムチャート、第9図〜第11図は本
発明の他の実施例を示す図である。 1・・・アドレス信号、2・・・テイジタル信烏、3・
・・デコーグ、4・・・抵抗鰺、5・・・タイミング信
号、111−110・・・L/レジスタ121〜12n
−・・ディジタル・アナログ変換器、131〜13n・
・・演算増幅器、41〜4n・・・アナログ出力信号、
5゜・・・アナログマルチプレクチ、51・・・アナロ
グディジタル変換器、54・・・補正値演算装置、55
・・・補正値記憶装置、56・・・演算器、57・・・
タイミング第 ) 図 第2図 第3図 第4図 第 お 図 □時間 二′ヵ −B’−−s・−−−−シ=F第q 図 第8図 1♂1ユタニ二二=二=======二二n“ニニニニ
=============■==)c=時間 第9図
3図および14図は本発明の一実施例を示す図、111
5図および16図は本発明の一実施例tea明するため
のタイムチャートおよび動作特性図、第7図は本発明の
他の実施例を示す図、第8図は第7図の実施例の動作を
説明するためのタイムチャート、第9図〜第11図は本
発明の他の実施例を示す図である。 1・・・アドレス信号、2・・・テイジタル信烏、3・
・・デコーグ、4・・・抵抗鰺、5・・・タイミング信
号、111−110・・・L/レジスタ121〜12n
−・・ディジタル・アナログ変換器、131〜13n・
・・演算増幅器、41〜4n・・・アナログ出力信号、
5゜・・・アナログマルチプレクチ、51・・・アナロ
グディジタル変換器、54・・・補正値演算装置、55
・・・補正値記憶装置、56・・・演算器、57・・・
タイミング第 ) 図 第2図 第3図 第4図 第 お 図 □時間 二′ヵ −B’−−s・−−−−シ=F第q 図 第8図 1♂1ユタニ二二=二=======二二n“ニニニニ
=============■==)c=時間 第9図
Claims (1)
- 1、ディジタル信号をアナログ信号に変換してアナログ
出力信号を発生するディジタル・アナログ変換装置にお
いて、該アナログ出力信号をアナログ・ディジタル変換
する変換器と、前記ディジタル信号と該変換器の出力と
を用いて補正信号を演算する演算部と該補正信号を記憶
する記憶部とを内蔵する補正値演算装置と、前記ディジ
タル信号を前記記憶された補正信号で補正する演算器と
を設け、該演算器で補正されたディジタル信号管前記デ
ィジタル・アナログ変換のための入力信号とすることt
4!黴とするディジタル・アナログ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1756282A JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1756282A JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58136134A true JPS58136134A (ja) | 1983-08-13 |
Family
ID=11947348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1756282A Pending JPS58136134A (ja) | 1982-02-08 | 1982-02-08 | デイジタル・アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58136134A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6048619A (ja) * | 1983-08-26 | 1985-03-16 | Advantest Corp | デジタルアナログ変換装置 |
JPS60169944U (ja) * | 1984-04-17 | 1985-11-11 | 株式会社アドバンテスト | 校正機能付da変換器 |
JPH0590966A (ja) * | 1991-09-30 | 1993-04-09 | Mitsubishi Electric Corp | D−a変換器 |
US5731772A (en) * | 1993-11-30 | 1998-03-24 | Nokia Mobile Phones Ltd. | Method and apparatus for compensation for a DC voltage offset of a digital to analog converter |
JP2002217730A (ja) * | 2001-01-22 | 2002-08-02 | Toyo Commun Equip Co Ltd | 直流オフセット電圧補償回路 |
WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
-
1982
- 1982-02-08 JP JP1756282A patent/JPS58136134A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6048619A (ja) * | 1983-08-26 | 1985-03-16 | Advantest Corp | デジタルアナログ変換装置 |
JPS6353738B2 (ja) * | 1983-08-26 | 1988-10-25 | Adobantesuto Kk | |
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WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
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