JPS5951021B2 - 論理演算装置 - Google Patents
論理演算装置Info
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- JPS5951021B2 JPS5951021B2 JP51059077A JP5907776A JPS5951021B2 JP S5951021 B2 JPS5951021 B2 JP S5951021B2 JP 51059077 A JP51059077 A JP 51059077A JP 5907776 A JP5907776 A JP 5907776A JP S5951021 B2 JPS5951021 B2 JP S5951021B2
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- logic
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- signal line
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Description
【発明の詳細な説明】
本発明は論理積アレイと論理和アレイとを組み合わせて
演算を行なう論理演算装置において、アレイ中の電気的
可変接続手段として読み出し、書き込みが自在な記憶素
子を使用し、記憶素子の二値の記憶状態を電気的接続お
よび遮断に対応させ’る論理演算装置に関するものであ
る。
演算を行なう論理演算装置において、アレイ中の電気的
可変接続手段として読み出し、書き込みが自在な記憶素
子を使用し、記憶素子の二値の記憶状態を電気的接続お
よび遮断に対応させ’る論理演算装置に関するものであ
る。
論理装置構成法の一つに、アレイ状に構成される論理積
回路と同じくアレイ状に構成される論理和回路とにより
、所定の論理機能を得る方法がある。
回路と同じくアレイ状に構成される論理和回路とにより
、所定の論理機能を得る方法がある。
また、必要ならば、該論理和回路アレイの一部から順序
回路を通して該論理積回路アレイの一部に帰還する論理
構成も可能であり、これらの論理構成法は総称してPL
Aと呼ばれている。PLAによる論理構成法の特徴とし
ては、(1)複雑な論理を1チツプで行なうことが可能
である。(2)アレイ構成になつているので、計算機に
よる論理設計が容易で、論理構成上の誤りを減少させる
ことが出来る。(3)ブール関数の変形操作が容易であ
る。などの点がある。従つて、大規模集積回路に適用す
るのに最適な論理構成法と言うことが出来る。第1図は
PLAによる従来の論理装置構成の一例を示す。
回路を通して該論理積回路アレイの一部に帰還する論理
構成も可能であり、これらの論理構成法は総称してPL
Aと呼ばれている。PLAによる論理構成法の特徴とし
ては、(1)複雑な論理を1チツプで行なうことが可能
である。(2)アレイ構成になつているので、計算機に
よる論理設計が容易で、論理構成上の誤りを減少させる
ことが出来る。(3)ブール関数の変形操作が容易であ
る。などの点がある。従つて、大規模集積回路に適用す
るのに最適な論理構成法と言うことが出来る。第1図は
PLAによる従来の論理装置構成の一例を示す。
図において、11,12は入力信号を、10は該入力信
号の論理肯定および論理否定信号11,11,12,1
2を作る入力回路で、S1は入力回路10の出力信号が
伝搬する第1信号線を表わしている。20は第1のアレ
イで、論理積アレイを表わしており、第1信号線S1と
第2信号線S2とがアレイ状に配列され、S2にS1の
所定の論理積信号を得るために、S1−S2間は、第1
図の例ではダイオードを使用して電気的に接続されてい
る。
号の論理肯定および論理否定信号11,11,12,1
2を作る入力回路で、S1は入力回路10の出力信号が
伝搬する第1信号線を表わしている。20は第1のアレ
イで、論理積アレイを表わしており、第1信号線S1と
第2信号線S2とがアレイ状に配列され、S2にS1の
所定の論理積信号を得るために、S1−S2間は、第1
図の例ではダイオードを使用して電気的に接続されてい
る。
30は第2のアレイで、論理和アレイを表わしており、
第2の信号線S2と第3信号線S3とがアレイ状に配列
され、S3にS2の所定の論理和信号を得るために、S
2−S3間は、第1図の例ではダイオードを使用して、
電気的に接続されている。
第2の信号線S2と第3信号線S3とがアレイ状に配列
され、S3にS2の所定の論理和信号を得るために、S
2−S3間は、第1図の例ではダイオードを使用して、
電気的に接続されている。
又40は出力回路で、01,02は出力信号を、V1は
電源を表わしている。第1図では、入力信号11,12
の排他論理和(11・■2+I1 ・12)を01に、
該入力の論理和(11+I2)を02に出力する場合の
構成を示している。
電源を表わしている。第1図では、入力信号11,12
の排他論理和(11・■2+I1 ・12)を01に、
該入力の論理和(11+I2)を02に出力する場合の
構成を示している。
第1のアレイ20及び第2のアレイ30における電気的
接続手段として、第1図に示すように例えばアレイのす
べての交叉点にPN接合ダイオードを配置しておき、該
PN接合ダイオードの電極の一端は一方の信号線に接続
し、電極の他端を他方の信号線に接続するか否かを配線
マスクで決定する方法がある。この方法では、該チツプ
から該論理機能とは別の論理機能を得るには、配線マス
クの変更、即ちマスタスライス法を採用する必要がある
。
接続手段として、第1図に示すように例えばアレイのす
べての交叉点にPN接合ダイオードを配置しておき、該
PN接合ダイオードの電極の一端は一方の信号線に接続
し、電極の他端を他方の信号線に接続するか否かを配線
マスクで決定する方法がある。この方法では、該チツプ
から該論理機能とは別の論理機能を得るには、配線マス
クの変更、即ちマスタスライス法を採用する必要がある
。
従つてこの方法では、同一の論理装置を多量に使用し、
配線マスタ価格を償却しない限り、経済的な問題・が解
決されない。この難点を解決する方法として、電気的接
続を配線マスクで行なわず、あらかじめ、アレイ中のす
べての交叉点に、例えばヒユーズや逆バイアスを印加し
たPN接合ダイオードなどの電気的可変接続素子を配置
しておき、外部からの符号化された電気信号により、該
可変接続素子を個別的に選択し、該選択された可変接続
素子を永久破壊して、電気的に遮断ないしは短絡するこ
とにより、所定の論理機能を実現する方法がある。
配線マスタ価格を償却しない限り、経済的な問題・が解
決されない。この難点を解決する方法として、電気的接
続を配線マスクで行なわず、あらかじめ、アレイ中のす
べての交叉点に、例えばヒユーズや逆バイアスを印加し
たPN接合ダイオードなどの電気的可変接続素子を配置
しておき、外部からの符号化された電気信号により、該
可変接続素子を個別的に選択し、該選択された可変接続
素子を永久破壊して、電気的に遮断ないしは短絡するこ
とにより、所定の論理機能を実現する方法がある。
この方法は、マスタスライス法に比較して、番地指定用
の入力信号線と、個別番地に変換する復号器が必要にな
るという欠点があるが、使用者が同一種類のチツプで泪
的に応じた論理構成を自由に組めるという融通性があり
、従つて汎用性が高いので経済面での利点がある。しか
し、(1)可変接続素子を永久破壊するには、高電圧な
いしは高電流が必要で他の論理装置とは分離した状態、
謂ゆるフイールドプログラムにする必要がある、(2)
可変接続素子に電気的不良があつても、使用者が実際に
プログラムするまでチエツタが困難である、(3)一旦
フ治グラムしたチツプにプログラム上の誤りが発見され
ても、プログラム前の状態には復帰出来ないので、該チ
ツプの再利用は事実上不可能である、(4)通常の伏線
論理に比して冗長度が高い、などの諸難点を有している
。本発明に係る論理演算装置は、これらの難点を解決す
るために、アレイの交叉点に通常の論理素子と同等の電
圧・電流で高速読み出し、書き込みが可能な記憶素子を
配置し、記憶素子の二値記憶状態を電気的可変接続手段
として用いることを特徴としたものである。
の入力信号線と、個別番地に変換する復号器が必要にな
るという欠点があるが、使用者が同一種類のチツプで泪
的に応じた論理構成を自由に組めるという融通性があり
、従つて汎用性が高いので経済面での利点がある。しか
し、(1)可変接続素子を永久破壊するには、高電圧な
いしは高電流が必要で他の論理装置とは分離した状態、
謂ゆるフイールドプログラムにする必要がある、(2)
可変接続素子に電気的不良があつても、使用者が実際に
プログラムするまでチエツタが困難である、(3)一旦
フ治グラムしたチツプにプログラム上の誤りが発見され
ても、プログラム前の状態には復帰出来ないので、該チ
ツプの再利用は事実上不可能である、(4)通常の伏線
論理に比して冗長度が高い、などの諸難点を有している
。本発明に係る論理演算装置は、これらの難点を解決す
るために、アレイの交叉点に通常の論理素子と同等の電
圧・電流で高速読み出し、書き込みが可能な記憶素子を
配置し、記憶素子の二値記憶状態を電気的可変接続手段
として用いることを特徴としたものである。
以下、本発明に係る論理演算装置を、その実施例に基づ
いて詳細に説明する。
いて詳細に説明する。
第2図は、本発明に係る論理演算装置の第1の実施例の
構成を示すブロツク図である。
構成を示すブロツク図である。
第2図で、入力回路100は、列番地指定信号Aを入力
とする第2の入力回路120と、行番地指定信号を含む
入力信号1を入力とする第1の入力回路110で゛構成
され、入力回路120の出力信号線SAには、Aの論理
肯定信号Aと論理否定信号Aが、又、入力回路110の
出力信号線S。
とする第2の入力回路120と、行番地指定信号を含む
入力信号1を入力とする第1の入力回路110で゛構成
され、入力回路120の出力信号線SAには、Aの論理
肯定信号Aと論理否定信号Aが、又、入力回路110の
出力信号線S。
には入力信号1の論理肯定信号1と論理否定信号1が伝
搬し、出力信号線S。の信号は第1の論理回路210の
入力信号となり、一方、出力信号線SAの信号は第2の
論理回路220の入力信号となる。第1の論理回路21
0は出力信号線S。の一部又はすべての信号を増幅レベ
ル変換し、第1の信号線S1に出力すると同時に、行選
択信号線SRを一律に選択状態にする論理機能と、出力
信号線S。の信号を使用して、入力信号1の一部又はす
べてを個別番地指定信号に分解し、第1の信号線S1に
第1のアレイ (論理積アレイ)300の行選択信号を
、行選択信号線SRに第2のアレイ (論理和アレイ)
500の行選択信号を伝搬させる復号器としての論理
機能とを有し、いずれの論理機能にするかは制御信号C
によつて決定される。第2の論理回路220は出力信号
線SAを使用して、列番地指定信号Aの一部又はすべて
を個別番地指定信号に復号し、列選択信号線SCに伝搬
する復号器としての論理機能と列番地指定信号Aの状態
の如何にかかわらず列選択信号線SCを一律に選択状態
にする論理機能とを有し、いずれの論理機能にするかは
制御信号Cによつて決定される。第1のアレイ300は
論理積アレイで第1の信号線S1と第2の信号線S2と
がアレイ状に配列されて構成され、第1の信号線S1と
第2の信号線S2の各交点には、読み出し、書き込みが
自由にできる記憶素子が配置され、S1,S2間の電気
的接続あるいは遮断を行なうことが可能に構成される。
第2信号線S2に、第1のアレイ300での論理積結果
が伝搬され、400は第1の分配回路で、第2″の信号
線S″2には、第2の信号線S2の増幅、レベル変換さ
れた結果が伝搬され、読み出し書き込みが自由に出来る
記憶素子が、電気的接続手段として配設されている第2
のアレイ500に入力されるように構成されている。第
3の信号線S3に第2のアレイ500の出力が伝搬し、
これが第2の分配回路600を通して第4の信号線S4
に伝搬される。
搬し、出力信号線S。の信号は第1の論理回路210の
入力信号となり、一方、出力信号線SAの信号は第2の
論理回路220の入力信号となる。第1の論理回路21
0は出力信号線S。の一部又はすべての信号を増幅レベ
ル変換し、第1の信号線S1に出力すると同時に、行選
択信号線SRを一律に選択状態にする論理機能と、出力
信号線S。の信号を使用して、入力信号1の一部又はす
べてを個別番地指定信号に分解し、第1の信号線S1に
第1のアレイ (論理積アレイ)300の行選択信号を
、行選択信号線SRに第2のアレイ (論理和アレイ)
500の行選択信号を伝搬させる復号器としての論理
機能とを有し、いずれの論理機能にするかは制御信号C
によつて決定される。第2の論理回路220は出力信号
線SAを使用して、列番地指定信号Aの一部又はすべて
を個別番地指定信号に復号し、列選択信号線SCに伝搬
する復号器としての論理機能と列番地指定信号Aの状態
の如何にかかわらず列選択信号線SCを一律に選択状態
にする論理機能とを有し、いずれの論理機能にするかは
制御信号Cによつて決定される。第1のアレイ300は
論理積アレイで第1の信号線S1と第2の信号線S2と
がアレイ状に配列されて構成され、第1の信号線S1と
第2の信号線S2の各交点には、読み出し、書き込みが
自由にできる記憶素子が配置され、S1,S2間の電気
的接続あるいは遮断を行なうことが可能に構成される。
第2信号線S2に、第1のアレイ300での論理積結果
が伝搬され、400は第1の分配回路で、第2″の信号
線S″2には、第2の信号線S2の増幅、レベル変換さ
れた結果が伝搬され、読み出し書き込みが自由に出来る
記憶素子が、電気的接続手段として配設されている第2
のアレイ500に入力されるように構成されている。第
3の信号線S3に第2のアレイ500の出力が伝搬し、
これが第2の分配回路600を通して第4の信号線S4
に伝搬される。
700は出力回路でOは出力信号線を表わしている。
800は第1の読み出し、書き込み指定回路、900は
第2の読み出し、書き込み指定回路でそれぞれ第1のア
レイ300、及び第2のアレイ500の読み出しおよび
書き込み状態を指定する。
第2の読み出し、書き込み指定回路でそれぞれ第1のア
レイ300、及び第2のアレイ500の読み出しおよび
書き込み状態を指定する。
第1の読み出し書き込み指定回路800の書き込み信号
は第1の書き込み信号線SW1を伝搬し、第2の読み出
し書き込み指定回路900の書き込み信号は第2の書き
込み信号線SW2を伝搬する。第1及び第2の読み出し
書き込み指定回路800及び900は、共通の制御信号
Cにより、読み出し書き込み状態が指定される。
は第1の書き込み信号線SW1を伝搬し、第2の読み出
し書き込み指定回路900の書き込み信号は第2の書き
込み信号線SW2を伝搬する。第1及び第2の読み出し
書き込み指定回路800及び900は、共通の制御信号
Cにより、読み出し書き込み状態が指定される。
図で、D1,D2は書き込みデ゛一夕入力信号を表わし
ている。この動作は、例えば次のように行なわれる。先
ず、第1のアレイ300第2のアレイ500に所定の論
理機能を持たせるために、各記憶素子の記憶内容が所定
の値にセツトされる。
ている。この動作は、例えば次のように行なわれる。先
ず、第1のアレイ300第2のアレイ500に所定の論
理機能を持たせるために、各記憶素子の記憶内容が所定
の値にセツトされる。
そのために、制御信号Cを書き込みレベルにすると、第
1及び第2の論理回路210及び220を含む諭理回路
200は復号機能回路として動作し、出力回路700は
出力クランプの状態になり、又第1及・び第2の読み出
し書き込み指定回路800,900が書き込み状態にな
る。列番地指定信号A、入力信号1を入力回路]00、
論理回路200により個別番地指定番号に変換し、第1
のアレイ300、第2のアレイ500のうちのーつの記
憶素子を選択し、入力信号D1、もしくはD2に適当な
データ入力信号を加えることにより該記憶素子の記憶内
容をセツトする。上記の手順を全記憶素子について行な
えば、所定の論理機能が得られる。一方、ある特定の論
理機能とは別の論理機能を実現するときは、接続、遮断
の変更が必要な記憶素子に限つて、記憶内容を変更する
だけでよい。次に、制御信号Cを読み出しレベルにする
と論理回路200、出力回路700は増幅、レベル変換
器として動作する一方、第1及び第2の読み出し書き込
み指定回路800, 900は第1及び第2のアレイ3
00,500の記憶素子を読み出し状態にセツトする。
又、列選択信号線SC、行選択信号線SRは一律に選択
状態になるので、すべての記憶素子が読み出し可能にな
つており、従つて1+So−)S1→S2→S″2→S
3→S4→Oの順に処理信号が流れ、所定の論理演算が
行なわれる。以上の第2図の論理機能ブロツク図におい
て、組み合わせ論理だけでなく順序論理も必要な場合に
は公知のように第2のアレイ500の一部から所定の順
序回路を通して、第1のアレイ300の一部に帰還すれ
ば達成できる。
1及び第2の論理回路210及び220を含む諭理回路
200は復号機能回路として動作し、出力回路700は
出力クランプの状態になり、又第1及・び第2の読み出
し書き込み指定回路800,900が書き込み状態にな
る。列番地指定信号A、入力信号1を入力回路]00、
論理回路200により個別番地指定番号に変換し、第1
のアレイ300、第2のアレイ500のうちのーつの記
憶素子を選択し、入力信号D1、もしくはD2に適当な
データ入力信号を加えることにより該記憶素子の記憶内
容をセツトする。上記の手順を全記憶素子について行な
えば、所定の論理機能が得られる。一方、ある特定の論
理機能とは別の論理機能を実現するときは、接続、遮断
の変更が必要な記憶素子に限つて、記憶内容を変更する
だけでよい。次に、制御信号Cを読み出しレベルにする
と論理回路200、出力回路700は増幅、レベル変換
器として動作する一方、第1及び第2の読み出し書き込
み指定回路800, 900は第1及び第2のアレイ3
00,500の記憶素子を読み出し状態にセツトする。
又、列選択信号線SC、行選択信号線SRは一律に選択
状態になるので、すべての記憶素子が読み出し可能にな
つており、従つて1+So−)S1→S2→S″2→S
3→S4→Oの順に処理信号が流れ、所定の論理演算が
行なわれる。以上の第2図の論理機能ブロツク図におい
て、組み合わせ論理だけでなく順序論理も必要な場合に
は公知のように第2のアレイ500の一部から所定の順
序回路を通して、第1のアレイ300の一部に帰還すれ
ば達成できる。
第3図は第2図の入力回路100、論理回路200を含
む具体的な論理回路構成を有する本発明に係る論理演算
装置の第2の実施例を示す。
む具体的な論理回路構成を有する本発明に係る論理演算
装置の第2の実施例を示す。
第3図以下では、第1図の論理機能を例にとつて、本発
明による実施例を説明する。第1図において、第1アレ
イ20および゛第2のアレイ30におけるアレイ中の格
子点の数は24個あるので、各格子点の位置を個別に指
定できるようにするためには少なくとも5本の番地指定
入力信号が必要である。従つて、第1図では入力信号1
は11,12,13の3本、列番地指定信号AはA1,
A2の2本で計5本である。列番地指定信号A、入力信
号1の肯定、否定信号を作る入力回路100は入カトラ
ンジス夕T1、レベルシフト回路L1、トランジスタT
2,T3で構成する電流切替回路及び電流源CS1,C
S2からなる101を5回路配置して構成している。S
0, SAの各信号線は抵抗R1により接地されている
。201,203は、それぞれ入力数が2個及び3個の
論理積回路で、マルチエミツタトランジスタT4,T5
、抵抗R2,R3及びシヨツトキバリヤダイオードDI
1,DI2で構成されている。
明による実施例を説明する。第1図において、第1アレ
イ20および゛第2のアレイ30におけるアレイ中の格
子点の数は24個あるので、各格子点の位置を個別に指
定できるようにするためには少なくとも5本の番地指定
入力信号が必要である。従つて、第1図では入力信号1
は11,12,13の3本、列番地指定信号AはA1,
A2の2本で計5本である。列番地指定信号A、入力信
号1の肯定、否定信号を作る入力回路100は入カトラ
ンジス夕T1、レベルシフト回路L1、トランジスタT
2,T3で構成する電流切替回路及び電流源CS1,C
S2からなる101を5回路配置して構成している。S
0, SAの各信号線は抵抗R1により接地されている
。201,203は、それぞれ入力数が2個及び3個の
論理積回路で、マルチエミツタトランジスタT4,T5
、抵抗R2,R3及びシヨツトキバリヤダイオードDI
1,DI2で構成されている。
論理積回路201は4回路、論理積回路203は2回路
あり、T4およびT5のベース電位は共通になつている
。論理積回路201のT4のコレク夕にトランジスタT
8のベースが接続され、該T8のエミツタからはレベル
シフト回路L3を通して列選択信号SCが供給される。
SCはSC1,・・・,SC4の4本で構成される。L
3は、不必要な場合もあるのは明らかである。この場合
論理積回路201は列番地指定信号Aを復号する場合を
例示している。
あり、T4およびT5のベース電位は共通になつている
。論理積回路201のT4のコレク夕にトランジスタT
8のベースが接続され、該T8のエミツタからはレベル
シフト回路L3を通して列選択信号SCが供給される。
SCはSC1,・・・,SC4の4本で構成される。L
3は、不必要な場合もあるのは明らかである。この場合
論理積回路201は列番地指定信号Aを復号する場合を
例示している。
論理積回路203は入力信号■1,12,13を復号す
るように構成されている。駆動トランジスタT10は、
レベルシフトダイオードL4を通して、行選択信号線S
Rに接続されている。CS5は電流源であり、行選択信
号線SRはSR1,SR2で構成されている。202は
、単一エミツタトランジスタT6と複数エミツタトラン
ジスタT4とで論理積を作る回路でT4とT6のコレク
タは共通に接続され、該コレクタから抵抗R3およびシ
ヨツトキバリヤダイオードDI2で接地され、T6のベ
ースは抵抗R6で接地される。
るように構成されている。駆動トランジスタT10は、
レベルシフトダイオードL4を通して、行選択信号線S
Rに接続されている。CS5は電流源であり、行選択信
号線SRはSR1,SR2で構成されている。202は
、単一エミツタトランジスタT6と複数エミツタトラン
ジスタT4とで論理積を作る回路でT4とT6のコレク
タは共通に接続され、該コレクタから抵抗R3およびシ
ヨツトキバリヤダイオードDI2で接地され、T6のベ
ースは抵抗R6で接地される。
T4のべースは前述の如く論理積回路201および20
3のトランジスタT4,T5のベースと共通に接続され
て一端は抵抗R6で接地され、他端はトランジスタT1
1のコレクタに接続される。トランジス夕T7のベース
はT4,T6の共通のコレクタと接続されており、該T
7のコレクタは接地され、エミツタはレベルシフト回路
L2を通して、トランジスタT,のベースおよび電流源
CS3に接続される、論理積回路202は4回路で、そ
れぞれに対応するCS3およびT9が4個あり各T9の
エミツタは電流源CS4に共通に接続されている。T,
のコレクタが第2の信号線S2に接続され、S2はS2
1,S22,S23,S24の4本である。電流源CS
1,・・・,CS4および抵抗R5の一端は電源VEに
接続される。R5の他端はT11のエミツタに接続され
、T11のベースは制御信号線Cに接続され、T3のベ
ースは電源VRに接続されるように構成する。第3図の
動作は制御信号Cを、読み出しレベルに設定するとT1
1が導通し、R6の電圧降下により、A,Iのいかんに
かかわらずT4,T5が非導”通になる。
3のトランジスタT4,T5のベースと共通に接続され
て一端は抵抗R6で接地され、他端はトランジスタT1
1のコレクタに接続される。トランジス夕T7のベース
はT4,T6の共通のコレクタと接続されており、該T
7のコレクタは接地され、エミツタはレベルシフト回路
L2を通して、トランジスタT,のベースおよび電流源
CS3に接続される、論理積回路202は4回路で、そ
れぞれに対応するCS3およびT9が4個あり各T9の
エミツタは電流源CS4に共通に接続されている。T,
のコレクタが第2の信号線S2に接続され、S2はS2
1,S22,S23,S24の4本である。電流源CS
1,・・・,CS4および抵抗R5の一端は電源VEに
接続される。R5の他端はT11のエミツタに接続され
、T11のベースは制御信号線Cに接続され、T3のベ
ースは電源VRに接続されるように構成する。第3図の
動作は制御信号Cを、読み出しレベルに設定するとT1
1が導通し、R6の電圧降下により、A,Iのいかんに
かかわらずT4,T5が非導”通になる。
この際、例えばA1,A2を持つ101のCS2の電流
は抵抗R1を流れその電圧降下は、T4を導通させる向
きに作用することに注意して設計する必要がある。T4
,T5がA,Iの論理値にかかわらず非導通の時は、論
理積回路201および203の出力は常に高レベルにな
り、したがつて、SCおよびSRは高レベルである。一
方、入力信号を11とするT2のコレクタ出力レベルは
11、T3のコレクタ出力レベルは11、同様に、入力
信号を12とするT2のコレクタ出力レベルは12、T
3のコレクタ出力レベルは12で゛あるので゛、それら
の信号はT6で論理肯定、T9で論理否定をとられて、
第1の信号線S1にはS11に11、S12にI、、S
13に12、S14に12のように出力される。すなわ
ち、入力信号11,12の論理肯定および論理否定信号
が第1の信号線S1に出力される。一方、制御信号Cが
書き込みレベルのときは、T11が非導通になり、T4
,T5のベース電位が上昇し、論理積回路201および
203におけるT4及びT5は論理積機能を、また、論
理積回路202においてはT4,T6で論理積機能を有
する。この結果、列選択信号SCについてはSC1=A
1 ・A2、SC2=A1・A2、SC3=A1 ・A
2、SC4−A1・A2が、第2の信号線Sについては
、S21−11 ・12 ・13)S22°11°12
°13ミS23°11 31213、S24=11・1
2・13が、又、行選択信号線SRについてはSR1=
11 ・12・13、SR2=11・■2 ・13のよ
うに各入力信号を復号した結果が出力される。以上、第
3図で説明したように、第1の信号線S1と行選択信号
線SRは同一の入力信号から形成されうる。
は抵抗R1を流れその電圧降下は、T4を導通させる向
きに作用することに注意して設計する必要がある。T4
,T5がA,Iの論理値にかかわらず非導通の時は、論
理積回路201および203の出力は常に高レベルにな
り、したがつて、SCおよびSRは高レベルである。一
方、入力信号を11とするT2のコレクタ出力レベルは
11、T3のコレクタ出力レベルは11、同様に、入力
信号を12とするT2のコレクタ出力レベルは12、T
3のコレクタ出力レベルは12で゛あるので゛、それら
の信号はT6で論理肯定、T9で論理否定をとられて、
第1の信号線S1にはS11に11、S12にI、、S
13に12、S14に12のように出力される。すなわ
ち、入力信号11,12の論理肯定および論理否定信号
が第1の信号線S1に出力される。一方、制御信号Cが
書き込みレベルのときは、T11が非導通になり、T4
,T5のベース電位が上昇し、論理積回路201および
203におけるT4及びT5は論理積機能を、また、論
理積回路202においてはT4,T6で論理積機能を有
する。この結果、列選択信号SCについてはSC1=A
1 ・A2、SC2=A1・A2、SC3=A1 ・A
2、SC4−A1・A2が、第2の信号線Sについては
、S21−11 ・12 ・13)S22°11°12
°13ミS23°11 31213、S24=11・1
2・13が、又、行選択信号線SRについてはSR1=
11 ・12・13、SR2=11・■2 ・13のよ
うに各入力信号を復号した結果が出力される。以上、第
3図で説明したように、第1の信号線S1と行選択信号
線SRは同一の入力信号から形成されうる。
本例では行選択系は3入力11,12,13であるので
、最大23=8行を選択できるが、この実施例では第1
図の場合とアレイの格子点数を一致させる意味で、S1
4行、SR2行の6行の場合が図示してある。上記の説
明から明らかになつたように、第3図の動作は、制御信
号Cが読み出しレべルの時と書き込みレベルの時とでは
、異なる二つの論理機能を有する。第4図は抵抗R1の
部分に関する本発明に係る,論理演算装置の第3の実施
例の構成を示すブロツ夕図である。
、最大23=8行を選択できるが、この実施例では第1
図の場合とアレイの格子点数を一致させる意味で、S1
4行、SR2行の6行の場合が図示してある。上記の説
明から明らかになつたように、第3図の動作は、制御信
号Cが読み出しレべルの時と書き込みレベルの時とでは
、異なる二つの論理機能を有する。第4図は抵抗R1の
部分に関する本発明に係る,論理演算装置の第3の実施
例の構成を示すブロツ夕図である。
第4図では第3図の抵抗R1の代りに非線形インピーダ
ンスZを用いている。Zの構成は抵抗R″1がシヨツト
キバリヤダイオードDSとPN接合ダイオードDJの直
列接続したものでクラ,ンプした形式になつている。こ
のような構成にする利点としては、第3図のCS2の電
流が全てZを流れる場合、たとえばR″1の値を大きく
したとしてもT2,T3のコレタタ電位は一定の値にク
ランプされ、T2,T3の飽和を防止できる。また、1
A,Iの状態いかんにかかわらず、T4,T5を非導通
にするT4,T5のベース電圧は、Zが共通に接続され
る電位(本例では接地電位)より、ほぼPN接合ダイオ
ードの導通電位程度(約.さO.7〜0.8V)下げれ
ばよいので、T11による書き込み、冫読み出しの切り
替え振幅が小さくて済み、したがつて速度電力積が向上
するという特長がある。第5図は第4図に基づく、本発
明に係る論理演算装置の第4の実施例の構成を示すブロ
ツク図である。第5図では、第3図に新たに電流源CS
″、5電源V″o、トランジスタT″11、抵抗R″6
、複数エミツタトランジスタTMを付加したものである
。同図で、R″6は第3図のR6、T″11はT11に
またR″1はR1に対応する。丁,1とT″11とで電
流切り替え回路を構成しており、また、TMとT4およ
びT5とが差.動増幅回路を構成するので、制御信号C
が書き込みレベルのときはCS2の電流はT4およびT
5から吸収され、一方読み出しレベルのときはTMから
吸収される。従つて、第4図の場合より、TM,T4,
T5の書き込み、読み出しレベル間の論理振幅を一層小
さく出来るので一層の低電力・高速化が可能となる。第
6図に論理積アレイの実施例を示す。
ンスZを用いている。Zの構成は抵抗R″1がシヨツト
キバリヤダイオードDSとPN接合ダイオードDJの直
列接続したものでクラ,ンプした形式になつている。こ
のような構成にする利点としては、第3図のCS2の電
流が全てZを流れる場合、たとえばR″1の値を大きく
したとしてもT2,T3のコレタタ電位は一定の値にク
ランプされ、T2,T3の飽和を防止できる。また、1
A,Iの状態いかんにかかわらず、T4,T5を非導通
にするT4,T5のベース電圧は、Zが共通に接続され
る電位(本例では接地電位)より、ほぼPN接合ダイオ
ードの導通電位程度(約.さO.7〜0.8V)下げれ
ばよいので、T11による書き込み、冫読み出しの切り
替え振幅が小さくて済み、したがつて速度電力積が向上
するという特長がある。第5図は第4図に基づく、本発
明に係る論理演算装置の第4の実施例の構成を示すブロ
ツク図である。第5図では、第3図に新たに電流源CS
″、5電源V″o、トランジスタT″11、抵抗R″6
、複数エミツタトランジスタTMを付加したものである
。同図で、R″6は第3図のR6、T″11はT11に
またR″1はR1に対応する。丁,1とT″11とで電
流切り替え回路を構成しており、また、TMとT4およ
びT5とが差.動増幅回路を構成するので、制御信号C
が書き込みレベルのときはCS2の電流はT4およびT
5から吸収され、一方読み出しレベルのときはTMから
吸収される。従つて、第4図の場合より、TM,T4,
T5の書き込み、読み出しレベル間の論理振幅を一層小
さく出来るので一層の低電力・高速化が可能となる。第
6図に論理積アレイの実施例を示す。
300が論理積アレイで4×4の構成になつており、各
交叉点毎に16個の第1の記憶素子であるコレクタ検出
形記憶素子MC11,・・・,MC44が配列されてい
る。
交叉点毎に16個の第1の記憶素子であるコレクタ検出
形記憶素子MC11,・・・,MC44が配列されてい
る。
各記憶素子は本実施例ではトランジスタT12,T13
でフリツプフロツプを構成し、負荷抵抗がR10、第2
信号線S2にはシヨツトキバリヤダイオードDI3で結
合されている。第2の信号線S2は左右の二つの情報線
S2,とS2Rの対で構成され、それぞれ抵抗R,を通
してSCに接続されると同時に、シヨツトキバリヤダイ
オードDI4を含む分配回路402を通して第1の読み
出し、書き込み指定回路800に接続される。又、S2
1もしくはS2Rは増幅器401を経由して、第2″信
号線S″2に接続される。増幅器401.分配回路40
2とで第1の分配回路400が構成される。R7,R8
は抵抗でそれぞれ電源VU,VLに接続され、VU,V
L間で各記憶素子の記憶内容が保持される。以下に、第
6図に示す実施例の動作を説明する。記憶素子に書き込
みを行なう場合には、まず制御信号Cを書き込みレベル
に設定し、A,Iの論理値を適当にきめれば、第3図に
従つて例えばS11およびSC4だけが選択されそれぞ
れ低レベル、高レベルになりその交点のMC11が選択
される。
でフリツプフロツプを構成し、負荷抵抗がR10、第2
信号線S2にはシヨツトキバリヤダイオードDI3で結
合されている。第2の信号線S2は左右の二つの情報線
S2,とS2Rの対で構成され、それぞれ抵抗R,を通
してSCに接続されると同時に、シヨツトキバリヤダイ
オードDI4を含む分配回路402を通して第1の読み
出し、書き込み指定回路800に接続される。又、S2
1もしくはS2Rは増幅器401を経由して、第2″信
号線S″2に接続される。増幅器401.分配回路40
2とで第1の分配回路400が構成される。R7,R8
は抵抗でそれぞれ電源VU,VLに接続され、VU,V
L間で各記憶素子の記憶内容が保持される。以下に、第
6図に示す実施例の動作を説明する。記憶素子に書き込
みを行なう場合には、まず制御信号Cを書き込みレベル
に設定し、A,Iの論理値を適当にきめれば、第3図に
従つて例えばS11およびSC4だけが選択されそれぞ
れ低レベル、高レベルになりその交点のMC11が選択
される。
第1図の回路ではS2L1とS11との接続が必要なの
でD1にT12を導通にするデ一夕信号を入れるとS2
Lにだけ電流が流れ、R9による電圧降下でT13のべ
ース電位が低くなり、一方S2Rには電流が流れないの
でT12のベース電位が高まり、T12が導通して書き
込みが行なわれる。T13を導通にするにはD1のデー
タをT13導通のデータに変えればよい。以上のように
つぎつぎとA,Iを変え、そのつど所定のデ゛一夕入力
をセツトすればS1とS2Lとの間の電気的接続、遮断
を所定の論理機能を発揮するように設定できる。第1図
と同じ論理機能を得るには第6図で、MC11,MC1
2,MC23,MC33,MC34,MC42のT12
を導通にし、それ以外の記憶素子はT13を導通にすれ
ばよい。次に、読み出しの時は、制御信号Cを読み出し
レベルにセツトすると、2本のSW1が第1の読み出し
書き込み指定回路800中の同一の電流源に接続され、
書き込み状態は解除される。また、SCは全て選択電位
になる。T12が非導通ならば、S2の論理値にかかわ
らずT12のコレクタに接続されるDI3の電流をごく
微少にでき、又、第1の信号線S1が高レベル(非選択
レベル)にあれば、たとえT12が導通であつても、該
DI3には電流が流れない。方、T12が導通で第1の
信号線S1が低レベル(選択レベル)にある場合には該
DI3を通して電流が流れるので、該電流分だけR9に
おける電圧降下が増し、従つて該S21は低レベルにな
る。以上のようにして、S2LにS1の論理積結果が伝
搬する。このS2,で、次の論理和アレイを駆動する場
合、論理振幅、論理レベル、駆動能力が不十分な場合が
あるので増幅器401が使用されている。第7図に論理
和アレイの実施例を示す。500が論理和アレイで2行
4列構成になつており、各交叉点に第2の記憶素子であ
るエミツタ検出形記憶素子が8個配列されている。
でD1にT12を導通にするデ一夕信号を入れるとS2
Lにだけ電流が流れ、R9による電圧降下でT13のべ
ース電位が低くなり、一方S2Rには電流が流れないの
でT12のベース電位が高まり、T12が導通して書き
込みが行なわれる。T13を導通にするにはD1のデー
タをT13導通のデータに変えればよい。以上のように
つぎつぎとA,Iを変え、そのつど所定のデ゛一夕入力
をセツトすればS1とS2Lとの間の電気的接続、遮断
を所定の論理機能を発揮するように設定できる。第1図
と同じ論理機能を得るには第6図で、MC11,MC1
2,MC23,MC33,MC34,MC42のT12
を導通にし、それ以外の記憶素子はT13を導通にすれ
ばよい。次に、読み出しの時は、制御信号Cを読み出し
レベルにセツトすると、2本のSW1が第1の読み出し
書き込み指定回路800中の同一の電流源に接続され、
書き込み状態は解除される。また、SCは全て選択電位
になる。T12が非導通ならば、S2の論理値にかかわ
らずT12のコレクタに接続されるDI3の電流をごく
微少にでき、又、第1の信号線S1が高レベル(非選択
レベル)にあれば、たとえT12が導通であつても、該
DI3には電流が流れない。方、T12が導通で第1の
信号線S1が低レベル(選択レベル)にある場合には該
DI3を通して電流が流れるので、該電流分だけR9に
おける電圧降下が増し、従つて該S21は低レベルにな
る。以上のようにして、S2LにS1の論理積結果が伝
搬する。このS2,で、次の論理和アレイを駆動する場
合、論理振幅、論理レベル、駆動能力が不十分な場合が
あるので増幅器401が使用されている。第7図に論理
和アレイの実施例を示す。500が論理和アレイで2行
4列構成になつており、各交叉点に第2の記憶素子であ
るエミツタ検出形記憶素子が8個配列されている。
本実施例では複数エミツタトランジスタT16,T17
でフリツプフロツプを構成し、T16,T17のコレタ
タはそれぞれ抵抗R17でS″2に接続される。T16
,T17の複数エミツタのうち、一方に記憶保持用に、
他方は読み出し、書き込みに使われる。保持用のエミツ
タは電流源CS6に接続され、読み出し、書き込みエミ
ツ夕は第3信号線S3に接続される。トランジスタT1
4,T15のベースはSRに接続され、コレクタはS3
に、又、エミツタは共通の電流源CS7に接続される。
トランジスタT18,T19のエミツタがS3に接続さ
れ、T18のコレクタは第4信号線S4に接続されて出
力回路700に、一方T19のコレクタは接地するよう
に構成される。又、T18及びT19のべースはSW2
に接続されて第2の読み出し、書き込み指定回路900
に接続される。T18,T19によつて構成する回路が
第2の分配回路600である。以下に、第7図に示す実
施例の動作を説明する。
でフリツプフロツプを構成し、T16,T17のコレタ
タはそれぞれ抵抗R17でS″2に接続される。T16
,T17の複数エミツタのうち、一方に記憶保持用に、
他方は読み出し、書き込みに使われる。保持用のエミツ
タは電流源CS6に接続され、読み出し、書き込みエミ
ツ夕は第3信号線S3に接続される。トランジスタT1
4,T15のベースはSRに接続され、コレクタはS3
に、又、エミツタは共通の電流源CS7に接続される。
トランジスタT18,T19のエミツタがS3に接続さ
れ、T18のコレクタは第4信号線S4に接続されて出
力回路700に、一方T19のコレクタは接地するよう
に構成される。又、T18及びT19のべースはSW2
に接続されて第2の読み出し、書き込み指定回路900
に接続される。T18,T19によつて構成する回路が
第2の分配回路600である。以下に、第7図に示す実
施例の動作を説明する。
各記憶素子に書き込みを行なう場合には制御信号Cを書
き込みレベルに設定すると第6図で説明したように、S
″2のいずれか一本が選択されて高レベルになり、又、
SRのいずれか一本を選択して高電位にすれば、S3中
の二組の情報線のうちのいずれか一方が選択されその交
点の記憶素子が選択される。
き込みレベルに設定すると第6図で説明したように、S
″2のいずれか一本が選択されて高レベルになり、又、
SRのいずれか一本を選択して高電位にすれば、S3中
の二組の情報線のうちのいずれか一方が選択されその交
点の記憶素子が選択される。
デ一夕入力信号D2によりSW2のいずれか一本を高レ
ベルにし、他方を低レベルにすると、T18とT16及
びT19とT17とが電流切り替え回路を構成するので
選択された記憶素子に書き込みが行なわれる。第1図と
同一の機能を持たすには、ME12,ME21,ME2
4のT16を導通させ、他はT17を導通させればよい
、。読み出しを行なうには、制御信号Cを読み出しレベ
ルに設定するとSW2の二本の信号線は同一レベルにな
り、T18,T19のベースレベルが同一になる。又、
SRは二本とも選択レベルなので、T14,T15はと
もに導通になる。論理和アレイ500により、S″2の
論理和がとれることは明らかなので説明を省く。S4に
は所定の論理和の論理否定信号となるので、出力回路7
00により、S4の論理否定を出力信号0とすればよい
。第1図の論理機能以外の論理機能も各記憶素子の記憶
内容を変更するだけで容易に達成できることは明白で、
さらに、入力信号1及び列番地指定信号を増やせば、さ
らに多入力、多出力の論理演算を行なわすことができる
ことは明白である。
ベルにし、他方を低レベルにすると、T18とT16及
びT19とT17とが電流切り替え回路を構成するので
選択された記憶素子に書き込みが行なわれる。第1図と
同一の機能を持たすには、ME12,ME21,ME2
4のT16を導通させ、他はT17を導通させればよい
、。読み出しを行なうには、制御信号Cを読み出しレベ
ルに設定するとSW2の二本の信号線は同一レベルにな
り、T18,T19のベースレベルが同一になる。又、
SRは二本とも選択レベルなので、T14,T15はと
もに導通になる。論理和アレイ500により、S″2の
論理和がとれることは明らかなので説明を省く。S4に
は所定の論理和の論理否定信号となるので、出力回路7
00により、S4の論理否定を出力信号0とすればよい
。第1図の論理機能以外の論理機能も各記憶素子の記憶
内容を変更するだけで容易に達成できることは明白で、
さらに、入力信号1及び列番地指定信号を増やせば、さ
らに多入力、多出力の論理演算を行なわすことができる
ことは明白である。
又例えば第2図において、200,700,900の制
御信号線を共通にし、800の制御信号線を別にすれば
800と900のデ一夕入力信号が共通にできることも
明白で゛ある。以上、その実施例について詳細に説明し
たように、本発明に係る論理演算装置によれば、論理積
アレイと論理和アレイとを組み合わせて構成する、論理
演算装置で、各アレイ中の電気的可変接続手段として、
読み出し書き込みが可能な、2種類の記憶素子を用いる
ことにより、従来のこの種の装置に比較して、論理演算
上の融通性及び汎用性が高まり、又装置自身の機能試験
も容易になり、さらに、入力信号と番地指定信号の一部
が共用可能となり、端子数が減少出来るなど、多大の効
果を有する。
御信号線を共通にし、800の制御信号線を別にすれば
800と900のデ一夕入力信号が共通にできることも
明白で゛ある。以上、その実施例について詳細に説明し
たように、本発明に係る論理演算装置によれば、論理積
アレイと論理和アレイとを組み合わせて構成する、論理
演算装置で、各アレイ中の電気的可変接続手段として、
読み出し書き込みが可能な、2種類の記憶素子を用いる
ことにより、従来のこの種の装置に比較して、論理演算
上の融通性及び汎用性が高まり、又装置自身の機能試験
も容易になり、さらに、入力信号と番地指定信号の一部
が共用可能となり、端子数が減少出来るなど、多大の効
果を有する。
第1図は、従来の論理演算装置の構成を示すブロツク図
、第2図は、本発明に係る論理演算装置の第1の実施例
の構成を示すブロツク図、第3図は、本発明に係る論理
演算装置の第2の実施例の構成を示すブロツタ図、第4
図は、本発明に係る論理演算装置の第3の実施例の構成
を示すブロツク図、第5図は、本発明に係る論理演算装
置の第4の実施例の構成を示すブロツク図、第6図は、
論理積アレイの構成を示すブロツク図、第7図は、論理
和アレイの構成を示すブロツク図である。 符号の説明、A・・・・・・列番地指定信号、C・・・
・・・制御信号、20, 300・・・・・・第1のア
レイ、30,500・・・・・・第2のアレイ、100
,110,120・・・・・・入力回路、40, 70
0・・・・・・出力回路、210・・・・・・第1の論
理回路、220・・・・・・第2の論理回路、800・
・・・・・第1の読み出し書き込み指定回≧の読み出し
書き込み指定回路。
、第2図は、本発明に係る論理演算装置の第1の実施例
の構成を示すブロツク図、第3図は、本発明に係る論理
演算装置の第2の実施例の構成を示すブロツタ図、第4
図は、本発明に係る論理演算装置の第3の実施例の構成
を示すブロツク図、第5図は、本発明に係る論理演算装
置の第4の実施例の構成を示すブロツク図、第6図は、
論理積アレイの構成を示すブロツク図、第7図は、論理
和アレイの構成を示すブロツク図である。 符号の説明、A・・・・・・列番地指定信号、C・・・
・・・制御信号、20, 300・・・・・・第1のア
レイ、30,500・・・・・・第2のアレイ、100
,110,120・・・・・・入力回路、40, 70
0・・・・・・出力回路、210・・・・・・第1の論
理回路、220・・・・・・第2の論理回路、800・
・・・・・第1の読み出し書き込み指定回≧の読み出し
書き込み指定回路。
Claims (1)
- 1 複数個の第1の信号線の信号群の任意の組合わせの
論理積信号を複数個の第2の信号線に伝搬する論理積機
能を有する第1のアレイと、前記第2の信号線の信号群
の任意の組合わせの論理和信号を複数個の第3の信号線
に伝搬する論理和機能を有する第2のアレイと、前記第
1のアレイ中にあつて前記第1の信号線を第1の選択線
とし前記第2の信号線を第1の情報線とし前記第1の選
択線を低電位にして選択する読み出し書き込みが可能な
第1の記憶素子と、前記第2のアレイ中にあつて前記第
2の信号線を第2の選択線とし前記第3の信号線を第2
の情報線とし前記第2の選択線を高電位にして選択する
読み出し書き込みが可能な第2の記憶素子と、複数個の
入力信号の論理肯定信号と論理否定信号の対を出力する
入力回路と、前記入力信号の一部もしくは全部を復号し
て得た個別番地指定信号を前記第1の信号線と前記第3
の信号線に伝搬する第1の論理機能および前記入力回路
の出力信号の一部もしくは全部を前記第1の信号線に伝
搬し同時に前記第3の信号線を一律に選択状態にする第
2の論理機能を有し、そのいずれかの論理機能が少なく
とも1個の制御信号により選択される第1の論理回路と
、複数個の番地指定信号を復号して個別番地指定信号と
し前記第2の信号線に伝搬する第3の論理機能および番
地指定信号とは無関係に前記第2の信号線を一律に選択
状態にする第4の論理機能を有し、そのいずれかの論理
機能が少なくとも1個の制御信号により選択される第2
の論理回路と、前記第1の記憶素子および前記第2の記
憶素子の記憶内容の変更が必要な場合には前記制御信号
により復号機能動作を行なわせ、前記第1の記憶素子お
よび前記第2の記憶素子により論理演算を行なう場合に
は前記制御信号により前記第2の信号線および前記第3
の信号線を一律に選択し前記第1の信号線には前記入力
回路の出力信号を伝搬するように前記第1および第2の
論理回路の論理機能を選択する手段とを有することを特
徴とする論理演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51059077A JPS5951021B2 (ja) | 1976-05-24 | 1976-05-24 | 論理演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51059077A JPS5951021B2 (ja) | 1976-05-24 | 1976-05-24 | 論理演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52142939A JPS52142939A (en) | 1977-11-29 |
JPS5951021B2 true JPS5951021B2 (ja) | 1984-12-12 |
Family
ID=13102919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51059077A Expired JPS5951021B2 (ja) | 1976-05-24 | 1976-05-24 | 論理演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5951021B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6124423U (ja) * | 1984-07-18 | 1986-02-13 | ミツボシ衣料株式会社 | ウエスト測定具 |
JPS626331U (ja) * | 1985-06-27 | 1987-01-14 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3015992A1 (de) * | 1980-04-25 | 1981-11-05 | Ibm Deutschland Gmbh, 7000 Stuttgart | Programmierbare logische anordnung |
-
1976
- 1976-05-24 JP JP51059077A patent/JPS5951021B2/ja not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6124423U (ja) * | 1984-07-18 | 1986-02-13 | ミツボシ衣料株式会社 | ウエスト測定具 |
JPS626331U (ja) * | 1985-06-27 | 1987-01-14 |
Also Published As
Publication number | Publication date |
---|---|
JPS52142939A (en) | 1977-11-29 |
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