JPS5951021B2 - logical operation unit - Google Patents

Description

【発明の詳細な説明】 本発明は論理積アレイと論理和アレイとを組み合わせて
演算を行なう論理演算装置において、アレイ中の電気的
可変接続手段として読み出し、書き込みが自在な記憶素
子を使用し、記憶素子の二値の記憶状態を電気的接続お
よび遮断に対応させ’る論理演算装置に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a logic operation device that performs operations by combining an AND array and an OR array, in which a readable and writable memory element is used as an electrically variable connection means in the array. The present invention relates to a logic operation device that makes binary storage states of storage elements correspond to electrical connection and disconnection.

論理装置構成法の一つに、アレイ状に構成される論理積
回路と同じくアレイ状に構成される論理和回路とにより
、所定の論理機能を得る方法がある。One method of configuring a logic device is to obtain a predetermined logic function by using AND circuits configured in an array and OR circuits configured in the same array.

また、必要ならば、該論理和回路アレイの一部から順序
回路を通して該論理積回路アレイの一部に帰還する論理
構成も可能であり、これらの論理構成法は総称してＰＬ
Ａと呼ばれている。ＰＬＡによる論理構成法の特徴とし
ては、（１）複雑な論理を１チツプで行なうことが可能
である。（２）アレイ構成になつているので、計算機に
よる論理設計が容易で、論理構成上の誤りを減少させる
ことが出来る。（３）ブール関数の変形操作が容易であ
る。などの点がある。従つて、大規模集積回路に適用す
るのに最適な論理構成法と言うことが出来る。第１図は
ＰＬＡによる従来の論理装置構成の一例を示す。Furthermore, if necessary, a logic configuration in which a part of the OR circuit array returns to a part of the AND circuit array through a sequential circuit is also possible, and these logic configuration methods are collectively referred to as PL.
It's called A. The features of the logic configuration method using PLA are (1) It is possible to perform complex logic on a single chip. (2) Since it has an array configuration, logical design using a computer is easy and errors in logical configuration can be reduced. (3) It is easy to transform Boolean functions. There are such points. Therefore, it can be said that this is the optimal logic construction method to be applied to large-scale integrated circuits. FIG. 1 shows an example of a conventional logical device configuration using PLA.

図において、１１，１２は入力信号を、１０は該入力信
号の論理肯定および論理否定信号１１，１１，１２，１
２を作る入力回路で、Ｓ１は入力回路１０の出力信号が
伝搬する第１信号線を表わしている。２０は第１のアレ
イで、論理積アレイを表わしており、第１信号線Ｓ１と
第２信号線Ｓ２とがアレイ状に配列され、Ｓ２にＳ１の
所定の論理積信号を得るために、Ｓ１−Ｓ２間は、第１
図の例ではダイオードを使用して電気的に接続されてい
る。In the figure, 11 and 12 are input signals, and 10 is a logic affirmation and logic negation signal of the input signals 11, 11, 12, 1
2, S1 represents the first signal line through which the output signal of the input circuit 10 is propagated. Reference numeral 20 denotes a first array, which represents an AND array, in which a first signal line S1 and a second signal line S2 are arranged in an array. -S2 is the first
In the illustrated example, electrical connections are made using diodes.

３０は第２のアレイで、論理和アレイを表わしており、
第２の信号線Ｓ２と第３信号線Ｓ３とがアレイ状に配列
され、Ｓ３にＳ２の所定の論理和信号を得るために、Ｓ
２−Ｓ３間は、第１図の例ではダイオードを使用して、
電気的に接続されている。30 is a second array, which represents a logical sum array;
A second signal line S2 and a third signal line S3 are arranged in an array, and in order to obtain a predetermined OR signal of S2 on S3,
In the example of Fig. 1, a diode is used between 2 and S3,
electrically connected.

又４０は出力回路で、０１，０２は出力信号を、Ｖ１は
電源を表わしている。第１図では、入力信号１１，１２
の排他論理和（１１・■２＋Ｉ１ ・１２）を０１に、
該入力の論理和（１１＋Ｉ２）を０２に出力する場合の
構成を示している。Further, 40 is an output circuit, 01 and 02 represent output signals, and V1 represents a power source. In FIG. 1, input signals 11, 12
The exclusive OR (11・■2+I1・12) of 01,
The configuration is shown when the logical sum (11+I2) of the inputs is output to 02.

第１のアレイ２０及び第２のアレイ３０における電気的
接続手段として、第１図に示すように例えばアレイのす
べての交叉点にＰＮ接合ダイオードを配置しておき、該
ＰＮ接合ダイオードの電極の一端は一方の信号線に接続
し、電極の他端を他方の信号線に接続するか否かを配線
マスクで決定する方法がある。この方法では、該チツプ
から該論理機能とは別の論理機能を得るには、配線マス
クの変更、即ちマスタスライス法を採用する必要がある
。As an electrical connection means in the first array 20 and the second array 30, for example, PN junction diodes are arranged at all intersection points of the array as shown in FIG. 1, and one end of the electrode of the PN junction diode is There is a method of connecting the electrode to one signal line and using a wiring mask to determine whether or not to connect the other end of the electrode to the other signal line. In this method, in order to obtain a logic function different from the logic function from the chip, it is necessary to change the wiring mask, that is, to adopt a master slicing method.

従つてこの方法では、同一の論理装置を多量に使用し、
配線マスタ価格を償却しない限り、経済的な問題・が解
決されない。この難点を解決する方法として、電気的接
続を配線マスクで行なわず、あらかじめ、アレイ中のす
べての交叉点に、例えばヒユーズや逆バイアスを印加し
たＰＮ接合ダイオードなどの電気的可変接続素子を配置
しておき、外部からの符号化された電気信号により、該
可変接続素子を個別的に選択し、該選択された可変接続
素子を永久破壊して、電気的に遮断ないしは短絡するこ
とにより、所定の論理機能を実現する方法がある。Therefore, this method uses a large number of identical logical devices,
The economic problem will not be solved unless the wiring master price is amortized. One way to solve this problem is to place electrical variable connection elements, such as fuses or reverse-biased PN junction diodes, at all intersection points in the array in advance, instead of making electrical connections using wiring masks. Then, the variable connection elements are individually selected by a coded electrical signal from the outside, and the selected variable connection elements are permanently destroyed and electrically cut off or short-circuited to achieve a predetermined value. There are ways to implement logical functions.

この方法は、マスタスライス法に比較して、番地指定用
の入力信号線と、個別番地に変換する復号器が必要にな
るという欠点があるが、使用者が同一種類のチツプで泪
的に応じた論理構成を自由に組めるという融通性があり
、従つて汎用性が高いので経済面での利点がある。しか
し、（１）可変接続素子を永久破壊するには、高電圧な
いしは高電流が必要で他の論理装置とは分離した状態、
謂ゆるフイールドプログラムにする必要がある、（２）
可変接続素子に電気的不良があつても、使用者が実際に
プログラムするまでチエツタが困難である、（３）一旦
フ治グラムしたチツプにプログラム上の誤りが発見され
ても、プログラム前の状態には復帰出来ないので、該チ
ツプの再利用は事実上不可能である、（４）通常の伏線
論理に比して冗長度が高い、などの諸難点を有している
。本発明に係る論理演算装置は、これらの難点を解決す
るために、アレイの交叉点に通常の論理素子と同等の電
圧・電流で高速読み出し、書き込みが可能な記憶素子を
配置し、記憶素子の二値記憶状態を電気的可変接続手段
として用いることを特徴としたものである。Compared to the master slice method, this method has the disadvantage that it requires an input signal line for address specification and a decoder for converting to individual addresses, but the user can easily respond with the same type of chip. It has the flexibility of being able to freely create logical configurations, and therefore has high versatility, so it has economic advantages. However, (1) high voltage or high current is required to permanently destroy the variable connection element, and it must be separated from other logic devices;
It needs to be a so-called field program (2)
Even if there is an electrical defect in the variable connection element, it will be difficult to check until the user actually programs the chip. This method has various disadvantages such as: (4) it is more redundant than normal foreshadowing logic; and (4) it is virtually impossible to reuse the chip. In order to solve these difficulties, the logic operation device according to the present invention arranges a memory element that can be read and written at high speed with the same voltage and current as a normal logic element at the intersection of the array. It is characterized by using a binary storage state as an electrically variable connection means.

以下、本発明に係る論理演算装置を、その実施例に基づ
いて詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The logical operation device according to the present invention will be described in detail below based on embodiments thereof.

第２図は、本発明に係る論理演算装置の第１の実施例の
構成を示すブロツク図である。FIG. 2 is a block diagram showing the configuration of the first embodiment of the logic operation device according to the present invention.

第２図で、入力回路１００は、列番地指定信号Ａを入力
とする第２の入力回路１２０と、行番地指定信号を含む
入力信号１を入力とする第１の入力回路１１０で゛構成
され、入力回路１２０の出力信号線ＳＡには、Ａの論理
肯定信号Ａと論理否定信号Ａが、又、入力回路１１０の
出力信号線Ｓ。In FIG. 2, the input circuit 100 is composed of a second input circuit 120 which receives a column address designation signal A, and a first input circuit 110 which receives an input signal 1 including a row address designation signal. , the output signal line SA of the input circuit 120 receives the logical affirmation signal A and the logical negation signal A of A, and the output signal line S of the input circuit 110.

には入力信号１の論理肯定信号１と論理否定信号１が伝
搬し、出力信号線Ｓ。の信号は第１の論理回路２１０の
入力信号となり、一方、出力信号線ＳＡの信号は第２の
論理回路２２０の入力信号となる。第１の論理回路２１
０は出力信号線Ｓ。の一部又はすべての信号を増幅レベ
ル変換し、第１の信号線Ｓ１に出力すると同時に、行選
択信号線ＳＲを一律に選択状態にする論理機能と、出力
信号線Ｓ。の信号を使用して、入力信号１の一部又はす
べてを個別番地指定信号に分解し、第１の信号線Ｓ１に
第１のアレイ （論理積アレイ）３００の行選択信号を
、行選択信号線ＳＲに第２のアレイ （論理和アレイ）
５００の行選択信号を伝搬させる復号器としての論理
機能とを有し、いずれの論理機能にするかは制御信号Ｃ
によつて決定される。第２の論理回路２２０は出力信号
線ＳＡを使用して、列番地指定信号Ａの一部又はすべて
を個別番地指定信号に復号し、列選択信号線ＳＣに伝搬
する復号器としての論理機能と列番地指定信号Ａの状態
の如何にかかわらず列選択信号線ＳＣを一律に選択状態
にする論理機能とを有し、いずれの論理機能にするかは
制御信号Ｃによつて決定される。第１のアレイ３００は
論理積アレイで第１の信号線Ｓ１と第２の信号線Ｓ２と
がアレイ状に配列されて構成され、第１の信号線Ｓ１と
第２の信号線Ｓ２の各交点には、読み出し、書き込みが
自由にできる記憶素子が配置され、Ｓ１，Ｓ２間の電気
的接続あるいは遮断を行なうことが可能に構成される。
第２信号線Ｓ２に、第１のアレイ３００での論理積結果
が伝搬され、４００は第１の分配回路で、第２″の信号
線Ｓ″２には、第２の信号線Ｓ２の増幅、レベル変換さ
れた結果が伝搬され、読み出し書き込みが自由に出来る
記憶素子が、電気的接続手段として配設されている第２
のアレイ５００に入力されるように構成されている。第
３の信号線Ｓ３に第２のアレイ５００の出力が伝搬し、
これが第２の分配回路６００を通して第４の信号線Ｓ４
に伝搬される。Logic affirmation signal 1 and logic negation signal 1 of input signal 1 are propagated to output signal line S. The signal on the output signal line SA becomes an input signal to the first logic circuit 210, while the signal on the output signal line SA becomes an input signal to the second logic circuit 220. First logic circuit 21
0 is the output signal line S. a logic function that converts the amplification level of some or all of the signals and outputs the amplified signals to the first signal line S1, and uniformly sets the row selection signal line SR to a selected state; and the output signal line S. is used to decompose some or all of the input signal 1 into individual addressing signals, and transmit the row selection signal of the first array (AND array) 300 to the first signal line S1 as the row selection signal. Second array on line SR (logical OR array)
It has a logic function as a decoder that propagates 500 row selection signals, and the control signal C determines which logic function to use.
determined by. The second logic circuit 220 has a logic function as a decoder that uses the output signal line SA to decode part or all of the column address designation signal A into an individual address designation signal, and propagates it to the column selection signal line SC. It has a logic function that uniformly puts the column selection signal line SC in the selected state regardless of the state of the column address designation signal A, and which logic function is selected is determined by the control signal C. The first array 300 is an AND array, and is configured by arranging a first signal line S1 and a second signal line S2 in an array, and each intersection of the first signal line S1 and the second signal line S2 A memory element that can be freely read and written is arranged in the memory element, and is configured to be able to electrically connect or disconnect between S1 and S2.
The AND result in the first array 300 is propagated to the second signal line S2, 400 is a first distribution circuit, and the second signal line S''2 is connected to the amplification circuit of the second signal line S2. , a second memory element, to which the level-converted result is propagated and which can be read and written freely, is provided as an electrical connection means.
is configured to be input to an array 500 of. The output of the second array 500 is propagated to the third signal line S3,
This passes through the second distribution circuit 600 to the fourth signal line S4.
is propagated to

７００は出力回路でＯは出力信号線を表わしている。Reference numeral 700 represents an output circuit, and O represents an output signal line.

８００は第１の読み出し、書き込み指定回路、９００は
第２の読み出し、書き込み指定回路でそれぞれ第１のア
レイ３００、及び第２のアレイ５００の読み出しおよび
書き込み状態を指定する。800 is a first read/write designation circuit, and 900 is a second read/write designation circuit that designates the read and write states of the first array 300 and the second array 500, respectively.

第１の読み出し書き込み指定回路８００の書き込み信号
は第１の書き込み信号線ＳＷ１を伝搬し、第２の読み出
し書き込み指定回路９００の書き込み信号は第２の書き
込み信号線ＳＷ２を伝搬する。第１及び第２の読み出し
書き込み指定回路８００及び９００は、共通の制御信号
Ｃにより、読み出し書き込み状態が指定される。The write signal of the first read/write designation circuit 800 propagates through the first write signal line SW1, and the write signal of the second read/write designation circuit 900 propagates through the second write signal line SW2. The read/write states of the first and second read/write designation circuits 800 and 900 are designated by a common control signal C.

図で、Ｄ１，Ｄ２は書き込みデ゛一夕入力信号を表わし
ている。この動作は、例えば次のように行なわれる。先
ず、第１のアレイ３００第２のアレイ５００に所定の論
理機能を持たせるために、各記憶素子の記憶内容が所定
の値にセツトされる。In the figure, D1 and D2 represent write data input signals. This operation is performed, for example, as follows. First, in order to provide the first array 300 and the second array 500 with a predetermined logical function, the storage contents of each storage element are set to a predetermined value.

そのために、制御信号Ｃを書き込みレベルにすると、第
１及び第２の論理回路２１０及び２２０を含む諭理回路
２００は復号機能回路として動作し、出力回路７００は
出力クランプの状態になり、又第１及・び第２の読み出
し書き込み指定回路８００，９００が書き込み状態にな
る。列番地指定信号Ａ、入力信号１を入力回路］００、
論理回路２００により個別番地指定番号に変換し、第１
のアレイ３００、第２のアレイ５００のうちのーつの記
憶素子を選択し、入力信号Ｄ１、もしくはＤ２に適当な
データ入力信号を加えることにより該記憶素子の記憶内
容をセツトする。上記の手順を全記憶素子について行な
えば、所定の論理機能が得られる。一方、ある特定の論
理機能とは別の論理機能を実現するときは、接続、遮断
の変更が必要な記憶素子に限つて、記憶内容を変更する
だけでよい。次に、制御信号Ｃを読み出しレベルにする
と論理回路２００、出力回路７００は増幅、レベル変換
器として動作する一方、第１及び第２の読み出し書き込
み指定回路８００， ９００は第１及び第２のアレイ３
００，５００の記憶素子を読み出し状態にセツトする。
又、列選択信号線ＳＣ、行選択信号線ＳＲは一律に選択
状態になるので、すべての記憶素子が読み出し可能にな
つており、従つて１＋Ｓｏ−）Ｓ１→Ｓ２→Ｓ″２→Ｓ
３→Ｓ４→Ｏの順に処理信号が流れ、所定の論理演算が
行なわれる。以上の第２図の論理機能ブロツク図におい
て、組み合わせ論理だけでなく順序論理も必要な場合に
は公知のように第２のアレイ５００の一部から所定の順
序回路を通して、第１のアレイ３００の一部に帰還すれ
ば達成できる。Therefore, when the control signal C is set to the write level, the logic circuit 200 including the first and second logic circuits 210 and 220 operates as a decoding function circuit, the output circuit 700 enters the output clamp state, and the The first and second read/write designation circuits 800 and 900 enter the write state. Column address designation signal A, input signal 1 input circuit] 00,
The logic circuit 200 converts it into an individual address designation number, and
One of the memory elements of the second array 300 and the second array 500 is selected, and the memory contents of the memory element are set by applying an appropriate data input signal to the input signal D1 or D2. If the above procedure is performed for all memory elements, a predetermined logical function can be obtained. On the other hand, when realizing a logical function different from a certain specific logical function, it is only necessary to change the memory contents of only the memory elements that require changes in connection and disconnection. Next, when the control signal C is set to the read level, the logic circuit 200 and the output circuit 700 operate as an amplifier and level converter, while the first and second read/write designation circuits 800 and 900 operate as the first and second arrays. 3
00,500 storage elements are set to read state.
In addition, since the column selection signal line SC and row selection signal line SR are uniformly in the selected state, all the memory elements can be read, and therefore 1+So-)S1→S2→S″2→S
Processing signals flow in the order of 3→S4→O, and a predetermined logical operation is performed. In the above logic function block diagram of FIG. 2, if not only combinational logic but also sequential logic is required, a part of the second array 500 is connected to the first array 300 through a predetermined sequential circuit, as is well known. This can be achieved by returning to some parts.

第３図は第２図の入力回路１００、論理回路２００を含
む具体的な論理回路構成を有する本発明に係る論理演算
装置の第２の実施例を示す。FIG. 3 shows a second embodiment of a logic operation device according to the present invention having a specific logic circuit configuration including the input circuit 100 and logic circuit 200 shown in FIG.

第３図以下では、第１図の論理機能を例にとつて、本発
明による実施例を説明する。第１図において、第１アレ
イ２０および゛第２のアレイ３０におけるアレイ中の格
子点の数は２４個あるので、各格子点の位置を個別に指
定できるようにするためには少なくとも５本の番地指定
入力信号が必要である。従つて、第１図では入力信号１
は１１，１２，１３の３本、列番地指定信号ＡはＡ１，
Ａ２の２本で計５本である。列番地指定信号Ａ、入力信
号１の肯定、否定信号を作る入力回路１００は入カトラ
ンジス夕Ｔ１、レベルシフト回路Ｌ１、トランジスタＴ
２，Ｔ３で構成する電流切替回路及び電流源ＣＳ１，Ｃ
Ｓ２からなる１０１を５回路配置して構成している。Ｓ
０， ＳＡの各信号線は抵抗Ｒ１により接地されている
。２０１，２０３は、それぞれ入力数が２個及び３個の
論理積回路で、マルチエミツタトランジスタＴ４，Ｔ５
、抵抗Ｒ２，Ｒ３及びシヨツトキバリヤダイオードＤＩ
１，ＤＩ２で構成されている。From FIG. 3 onwards, embodiments according to the present invention will be described using the logic function of FIG. 1 as an example. In FIG. 1, the number of grid points in the first array 20 and the second array 30 is 24, so in order to be able to specify the position of each grid point individually, at least five An address input signal is required. Therefore, in Fig. 1, input signal 1
are three signals 11, 12, and 13, column address designation signal A is A1,
There are 2 A2 pieces, 5 pieces in total. The input circuit 100 that generates the column address designation signal A and the affirmation and negation signals of the input signal 1 includes an input transistor T1, a level shift circuit L1, and a transistor T.
2. Current switching circuit and current source CS1, C consisting of T3
It is configured by arranging five circuits 101 consisting of S2. S
Each of the signal lines 0 and SA is grounded through a resistor R1. 201 and 203 are AND circuits with two and three inputs, respectively, and multi-emitter transistors T4 and T5.
, resistors R2, R3 and shot barrier diode DI
1, DI2.

論理積回路２０１は４回路、論理積回路２０３は２回路
あり、Ｔ４およびＴ５のベース電位は共通になつている
。論理積回路２０１のＴ４のコレク夕にトランジスタＴ
８のベースが接続され、該Ｔ８のエミツタからはレベル
シフト回路Ｌ３を通して列選択信号ＳＣが供給される。
ＳＣはＳＣ１，・・・，ＳＣ４の４本で構成される。Ｌ
３は、不必要な場合もあるのは明らかである。この場合
論理積回路２０１は列番地指定信号Ａを復号する場合を
例示している。There are four AND circuits 201 and two AND circuits 203, and the base potentials of T4 and T5 are common. A transistor T is connected to the collector of T4 of the AND circuit 201.
A column selection signal SC is supplied from the emitter of T8 through a level shift circuit L3.
The SC is composed of four SC1, . . . , SC4. L
3 is clearly unnecessary in some cases. In this case, the case where the AND circuit 201 decodes the column address designation signal A is illustrated.

論理積回路２０３は入力信号■１，１２，１３を復号す
るように構成されている。駆動トランジスタＴ１０は、
レベルシフトダイオードＬ４を通して、行選択信号線Ｓ
Ｒに接続されている。ＣＳ５は電流源であり、行選択信
号線ＳＲはＳＲ１，ＳＲ２で構成されている。２０２は
、単一エミツタトランジスタＴ６と複数エミツタトラン
ジスタＴ４とで論理積を作る回路でＴ４とＴ６のコレク
タは共通に接続され、該コレクタから抵抗Ｒ３およびシ
ヨツトキバリヤダイオードＤＩ２で接地され、Ｔ６のベ
ースは抵抗Ｒ６で接地される。The AND circuit 203 is configured to decode the input signals 1, 12, and 13. The drive transistor T10 is
Through the level shift diode L4, the row selection signal line S
Connected to R. CS5 is a current source, and the row selection signal line SR is composed of SR1 and SR2. Reference numeral 202 is a circuit for making an AND with a single emitter transistor T6 and a multi-emitter transistor T4, the collectors of T4 and T6 are commonly connected, and the collector is grounded through a resistor R3 and a shot barrier diode DI2. The base of is grounded through a resistor R6.

Ｔ４のべースは前述の如く論理積回路２０１および２０
３のトランジスタＴ４，Ｔ５のベースと共通に接続され
て一端は抵抗Ｒ６で接地され、他端はトランジスタＴ１
１のコレクタに接続される。トランジス夕Ｔ７のベース
はＴ４，Ｔ６の共通のコレクタと接続されており、該Ｔ
７のコレクタは接地され、エミツタはレベルシフト回路
Ｌ２を通して、トランジスタＴ，のベースおよび電流源
ＣＳ３に接続される、論理積回路２０２は４回路で、そ
れぞれに対応するＣＳ３およびＴ９が４個あり各Ｔ９の
エミツタは電流源ＣＳ４に共通に接続されている。Ｔ，
のコレクタが第２の信号線Ｓ２に接続され、Ｓ２はＳ２
１，Ｓ２２，Ｓ２３，Ｓ２４の４本である。電流源ＣＳ
１，・・・，ＣＳ４および抵抗Ｒ５の一端は電源ＶＥに
接続される。Ｒ５の他端はＴ１１のエミツタに接続され
、Ｔ１１のベースは制御信号線Ｃに接続され、Ｔ３のベ
ースは電源ＶＲに接続されるように構成する。第３図の
動作は制御信号Ｃを、読み出しレベルに設定するとＴ１
１が導通し、Ｒ６の電圧降下により、Ａ，Ｉのいかんに
かかわらずＴ４，Ｔ５が非導”通になる。The base of T4 is the AND circuits 201 and 20 as described above.
It is commonly connected to the bases of transistors T4 and T5 of No. 3, one end is grounded by a resistor R6, and the other end is connected to the base of transistor T1.
1 collector. The base of transistor T7 is connected to the common collector of T4 and T6, and the base of transistor T7 is connected to the common collector of T4 and T6.
The collector of 7 is grounded, and the emitter is connected to the base of the transistor T and the current source CS3 through the level shift circuit L2. The emitters of T9 are commonly connected to current source CS4. T,
The collector of is connected to the second signal line S2, and S2
There are four pieces: 1, S22, S23, and S24. Current source CS
1, . . . , CS4 and one end of the resistor R5 are connected to the power supply VE. The other end of R5 is connected to the emitter of T11, the base of T11 is connected to the control signal line C, and the base of T3 is connected to the power supply VR. The operation in Fig. 3 is T1 when the control signal C is set to the read level.
1 becomes conductive, and due to the voltage drop across R6, T4 and T5 become non-conductive regardless of A and I.

この際、例えばＡ１，Ａ２を持つ１０１のＣＳ２の電流
は抵抗Ｒ１を流れその電圧降下は、Ｔ４を導通させる向
きに作用することに注意して設計する必要がある。Ｔ４
，Ｔ５がＡ，Ｉの論理値にかかわらず非導通の時は、論
理積回路２０１および２０３の出力は常に高レベルにな
り、したがつて、ＳＣおよびＳＲは高レベルである。一
方、入力信号を１１とするＴ２のコレクタ出力レベルは
１１、Ｔ３のコレクタ出力レベルは１１、同様に、入力
信号を１２とするＴ２のコレクタ出力レベルは１２、Ｔ
３のコレクタ出力レベルは１２で゛あるので゛、それら
の信号はＴ６で論理肯定、Ｔ９で論理否定をとられて、
第１の信号線Ｓ１にはＳ１１に１１、Ｓ１２にＩ、、Ｓ
１３に１２、Ｓ１４に１２のように出力される。すなわ
ち、入力信号１１，１２の論理肯定および論理否定信号
が第１の信号線Ｓ１に出力される。一方、制御信号Ｃが
書き込みレベルのときは、Ｔ１１が非導通になり、Ｔ４
，Ｔ５のベース電位が上昇し、論理積回路２０１および
２０３におけるＴ４及びＴ５は論理積機能を、また、論
理積回路２０２においてはＴ４，Ｔ６で論理積機能を有
する。この結果、列選択信号ＳＣについてはＳＣ１＝Ａ
１ ・Ａ２、ＳＣ２＝Ａ１・Ａ２、ＳＣ３＝Ａ１ ・Ａ
２、ＳＣ４−Ａ１・Ａ２が、第２の信号線Ｓについては
、Ｓ２１−１１ ・１２ ・１３）Ｓ２２°１１°１２
°１３ミＳ２３°１１ ３１２１３、Ｓ２４＝１１・１
２・１３が、又、行選択信号線ＳＲについてはＳＲ１＝
１１ ・１２・１３、ＳＲ２＝１１・■２ ・１３のよ
うに各入力信号を復号した結果が出力される。以上、第
３図で説明したように、第１の信号線Ｓ１と行選択信号
線ＳＲは同一の入力信号から形成されうる。At this time, it is necessary to design the circuit by paying attention to the fact that, for example, the current of CS2 of 101 having A1 and A2 flows through the resistor R1, and the voltage drop thereof acts in the direction of making T4 conductive. T4
, T5 are non-conductive regardless of the logical values of A and I, the outputs of AND circuits 201 and 203 are always at a high level, and therefore SC and SR are at a high level. On the other hand, when the input signal is 11, the collector output level of T2 is 11, and the collector output level of T3 is 11. Similarly, when the input signal is 12, the collector output level of T2 is 12, and the collector output level of T3 is 12.
Since the collector output level of 3 is 12, these signals are logically affirmed at T6 and logically negated at T9,
The first signal line S1 has 11 on S11, I, S on S12, and
13 is outputted as 12, and S14 is outputted as 12. That is, logically positive and logically negative signals of the input signals 11 and 12 are output to the first signal line S1. On the other hand, when the control signal C is at the write level, T11 becomes non-conductive and T4
, T5 rises, T4 and T5 in the AND circuits 201 and 203 have an AND function, and T4 and T6 in the AND circuit 202 have an AND function. As a result, for the column selection signal SC, SC1=A
1 ・A2, SC2=A1・A2, SC3=A1 ・A
2. SC4-A1 and A2 are S21-11 ・12 ・13) S22°11°12 for the second signal line S
°13mi S23°11 31213, S24=11・1
2.13, and for the row selection signal line SR, SR1=
11・12・13, SR2=11・■2・13 The results of decoding each input signal are output. As described above with reference to FIG. 3, the first signal line S1 and the row selection signal line SR can be formed from the same input signal.

本例では行選択系は３入力１１，１２，１３であるので
、最大２３＝８行を選択できるが、この実施例では第１
図の場合とアレイの格子点数を一致させる意味で、Ｓ１
４行、ＳＲ２行の６行の場合が図示してある。上記の説
明から明らかになつたように、第３図の動作は、制御信
号Ｃが読み出しレべルの時と書き込みレベルの時とでは
、異なる二つの論理機能を有する。第４図は抵抗Ｒ１の
部分に関する本発明に係る，論理演算装置の第３の実施
例の構成を示すブロツ夕図である。In this example, the row selection system has three inputs 11, 12, and 13, so a maximum of 23 = 8 rows can be selected, but in this example, the first
In order to match the number of grid points of the array with the case shown in the figure, S1
A case of 6 lines, 4 lines and 2 SR lines, is shown. As is clear from the above description, the operation shown in FIG. 3 has two different logical functions when the control signal C is at the read level and when it is at the write level. FIG. 4 is a diagram showing the configuration of a third embodiment of the logic operation device according to the present invention regarding the resistor R1.

第４図では第３図の抵抗Ｒ１の代りに非線形インピーダ
ンスＺを用いている。Ｚの構成は抵抗Ｒ″１がシヨツト
キバリヤダイオードＤＳとＰＮ接合ダイオードＤＪの直
列接続したものでクラ，ンプした形式になつている。こ
のような構成にする利点としては、第３図のＣＳ２の電
流が全てＺを流れる場合、たとえばＲ″１の値を大きく
したとしてもＴ２，Ｔ３のコレタタ電位は一定の値にク
ランプされ、Ｔ２，Ｔ３の飽和を防止できる。また、１
Ａ，Ｉの状態いかんにかかわらず、Ｔ４，Ｔ５を非導通
にするＴ４，Ｔ５のベース電圧は、Ｚが共通に接続され
る電位（本例では接地電位）より、ほぼＰＮ接合ダイオ
ードの導通電位程度（約．さＯ．７〜０．８Ｖ）下げれ
ばよいので、Ｔ１１による書き込み、冫読み出しの切り
替え振幅が小さくて済み、したがつて速度電力積が向上
するという特長がある。第５図は第４図に基づく、本発
明に係る論理演算装置の第４の実施例の構成を示すブロ
ツク図である。第５図では、第３図に新たに電流源ＣＳ
″、５電源Ｖ″ｏ、トランジスタＴ″１１、抵抗Ｒ″６
、複数エミツタトランジスタＴＭを付加したものである
。同図で、Ｒ″６は第３図のＲ６、Ｔ″１１はＴ１１に
またＲ″１はＲ１に対応する。丁，１とＴ″１１とで電
流切り替え回路を構成しており、また、ＴＭとＴ４およ
びＴ５とが差．動増幅回路を構成するので、制御信号Ｃ
が書き込みレベルのときはＣＳ２の電流はＴ４およびＴ
５から吸収され、一方読み出しレベルのときはＴＭから
吸収される。従つて、第４図の場合より、ＴＭ，Ｔ４，
Ｔ５の書き込み、読み出しレベル間の論理振幅を一層小
さく出来るので一層の低電力・高速化が可能となる。第
６図に論理積アレイの実施例を示す。In FIG. 4, a nonlinear impedance Z is used in place of the resistor R1 in FIG. The configuration of Z is a clamp type in which the resistor R''1 is a series connection of a shot barrier diode DS and a PN junction diode DJ.The advantage of such a configuration is that When all of the currents flow through Z, for example, even if the value of R''1 is increased, the collector potentials of T2 and T3 are clamped to a constant value, and saturation of T2 and T3 can be prevented. Also, 1
Regardless of the state of A and I, the base voltage of T4 and T5 that makes T4 and T5 non-conductive is approximately the conduction potential of a PN junction diode, which is lower than the potential to which Z is commonly connected (ground potential in this example). Since it is only necessary to lower the voltage by about 0.7 to 0.8 V, the amplitude of switching between writing and reading by T11 can be small, which has the advantage of improving the speed-power product. FIG. 5 is a block diagram showing the configuration of a fourth embodiment of the logical operation device according to the present invention based on FIG. 4. In Fig. 5, a new current source CS is added to Fig. 3.
'', 5 power supply V''o, transistor T''11, resistor R''6
, to which multiple emitter transistors TM are added. In the figure, R''6 corresponds to R6 in FIG. 3, T''11 corresponds to T11, and R''1 corresponds to R1. D1 and T''11 constitute a current switching circuit, and There is a difference between TM, T4 and T5. Since it constitutes a dynamic amplifier circuit, the control signal C
When is at write level, the current of CS2 is T4 and T
5, while at read level, it is absorbed from TM. Therefore, from the case of FIG. 4, TM, T4,
Since the logic amplitude between the write and read levels of T5 can be further reduced, it is possible to achieve even lower power consumption and higher speed. FIG. 6 shows an embodiment of the AND array.

３００が論理積アレイで４×４の構成になつており、各
交叉点毎に１６個の第１の記憶素子であるコレクタ検出
形記憶素子ＭＣ１１，・・・，ＭＣ４４が配列されてい
る。300 is an AND array having a 4×4 configuration, and 16 collector detection type storage elements MC11, . . . , MC44, which are first storage elements, are arranged at each intersection point.

各記憶素子は本実施例ではトランジスタＴ１２，Ｔ１３
でフリツプフロツプを構成し、負荷抵抗がＲ１０、第２
信号線Ｓ２にはシヨツトキバリヤダイオードＤＩ３で結
合されている。第２の信号線Ｓ２は左右の二つの情報線
Ｓ２，とＳ２Ｒの対で構成され、それぞれ抵抗Ｒ，を通
してＳＣに接続されると同時に、シヨツトキバリヤダイ
オードＤＩ４を含む分配回路４０２を通して第１の読み
出し、書き込み指定回路８００に接続される。又、Ｓ２
１もしくはＳ２Ｒは増幅器４０１を経由して、第２″信
号線Ｓ″２に接続される。増幅器４０１．分配回路４０
２とで第１の分配回路４００が構成される。Ｒ７，Ｒ８
は抵抗でそれぞれ電源ＶＵ，ＶＬに接続され、ＶＵ，Ｖ
Ｌ間で各記憶素子の記憶内容が保持される。以下に、第
６図に示す実施例の動作を説明する。記憶素子に書き込
みを行なう場合には、まず制御信号Ｃを書き込みレベル
に設定し、Ａ，Ｉの論理値を適当にきめれば、第３図に
従つて例えばＳ１１およびＳＣ４だけが選択されそれぞ
れ低レベル、高レベルになりその交点のＭＣ１１が選択
される。In this embodiment, each memory element is a transistor T12, T13.
constitute a flip-flop, the load resistance is R10, the second
It is coupled to the signal line S2 through a shot barrier diode DI3. The second signal line S2 consists of a pair of left and right information lines S2 and S2R, each connected to SC through a resistor R, and at the same time connected to the first signal line through a distribution circuit 402 including a shot barrier diode DI4. It is connected to a read/write designation circuit 800. Also, S2
1 or S2R is connected to the second "signal line S"2 via the amplifier 401. Amplifier 401. Distribution circuit 40
2 constitute a first distribution circuit 400. R7, R8
are connected to the power supplies VU and VL through resistors, respectively, and VU and V
The storage contents of each storage element are held between L. The operation of the embodiment shown in FIG. 6 will be explained below. When writing to the memory element, first set the control signal C to the write level, and determine the logical values of A and I appropriately. According to FIG. The level becomes high, and MC11 at the intersection is selected.

第１図の回路ではＳ２Ｌ１とＳ１１との接続が必要なの
でＤ１にＴ１２を導通にするデ一夕信号を入れるとＳ２
Ｌにだけ電流が流れ、Ｒ９による電圧降下でＴ１３のべ
ース電位が低くなり、一方Ｓ２Ｒには電流が流れないの
でＴ１２のベース電位が高まり、Ｔ１２が導通して書き
込みが行なわれる。Ｔ１３を導通にするにはＤ１のデー
タをＴ１３導通のデータに変えればよい。以上のように
つぎつぎとＡ，Ｉを変え、そのつど所定のデ゛一夕入力
をセツトすればＳ１とＳ２Ｌとの間の電気的接続、遮断
を所定の論理機能を発揮するように設定できる。第１図
と同じ論理機能を得るには第６図で、ＭＣ１１，ＭＣ１
２，ＭＣ２３，ＭＣ３３，ＭＣ３４，ＭＣ４２のＴ１２
を導通にし、それ以外の記憶素子はＴ１３を導通にすれ
ばよい。次に、読み出しの時は、制御信号Ｃを読み出し
レベルにセツトすると、２本のＳＷ１が第１の読み出し
書き込み指定回路８００中の同一の電流源に接続され、
書き込み状態は解除される。また、ＳＣは全て選択電位
になる。Ｔ１２が非導通ならば、Ｓ２の論理値にかかわ
らずＴ１２のコレクタに接続されるＤＩ３の電流をごく
微少にでき、又、第１の信号線Ｓ１が高レベル（非選択
レベル）にあれば、たとえＴ１２が導通であつても、該
ＤＩ３には電流が流れない。方、Ｔ１２が導通で第１の
信号線Ｓ１が低レベル（選択レベル）にある場合には該
ＤＩ３を通して電流が流れるので、該電流分だけＲ９に
おける電圧降下が増し、従つて該Ｓ２１は低レベルにな
る。以上のようにして、Ｓ２ＬにＳ１の論理積結果が伝
搬する。このＳ２，で、次の論理和アレイを駆動する場
合、論理振幅、論理レベル、駆動能力が不十分な場合が
あるので増幅器４０１が使用されている。第７図に論理
和アレイの実施例を示す。５００が論理和アレイで２行
４列構成になつており、各交叉点に第２の記憶素子であ
るエミツタ検出形記憶素子が８個配列されている。In the circuit shown in Figure 1, it is necessary to connect S2L1 and S11, so if a signal is input to D1 to make T12 conductive, S2L1 and S11 must be connected.
Current flows only through L, and the voltage drop due to R9 lowers the base potential of T13.On the other hand, since no current flows through S2R, the base potential of T12 increases, T12 becomes conductive, and writing is performed. In order to make T13 conductive, it is sufficient to change the data of D1 to the data of T13 conduction. As described above, by changing A and I one after another and setting a predetermined overnight input each time, the electrical connection and disconnection between S1 and S2L can be set so as to perform a predetermined logical function. To obtain the same logical function as in Fig. 1, in Fig. 6, MC11, MC1
2, T12 of MC23, MC33, MC34, MC42
It is sufficient to make T13 conductive, and T13 of the other memory elements to be conductive. Next, when reading, when the control signal C is set to the read level, the two SW1 are connected to the same current source in the first read/write designation circuit 800.
The write state is canceled. Further, all SCs are at the selection potential. If T12 is non-conductive, the current of DI3 connected to the collector of T12 can be made very small regardless of the logic value of S2, and if the first signal line S1 is at a high level (non-selection level), Even if T12 is conductive, no current flows through DI3. On the other hand, when T12 is conductive and the first signal line S1 is at a low level (selection level), a current flows through DI3, so the voltage drop at R9 increases by the amount of current, and therefore S21 is at a low level. become. As described above, the AND result of S1 is propagated to S2L. In S2, when driving the next OR array, the amplifier 401 is used because the logic amplitude, logic level, and driving ability may be insufficient. FIG. 7 shows an embodiment of the OR array. Reference numeral 500 denotes an OR array, which has a configuration of 2 rows and 4 columns, and eight emitter detection type storage elements, which are second storage elements, are arranged at each intersection point.

本実施例では複数エミツタトランジスタＴ１６，Ｔ１７
でフリツプフロツプを構成し、Ｔ１６，Ｔ１７のコレタ
タはそれぞれ抵抗Ｒ１７でＳ″２に接続される。Ｔ１６
，Ｔ１７の複数エミツタのうち、一方に記憶保持用に、
他方は読み出し、書き込みに使われる。保持用のエミツ
タは電流源ＣＳ６に接続され、読み出し、書き込みエミ
ツ夕は第３信号線Ｓ３に接続される。トランジスタＴ１
４，Ｔ１５のベースはＳＲに接続され、コレクタはＳ３
に、又、エミツタは共通の電流源ＣＳ７に接続される。
トランジスタＴ１８，Ｔ１９のエミツタがＳ３に接続さ
れ、Ｔ１８のコレクタは第４信号線Ｓ４に接続されて出
力回路７００に、一方Ｔ１９のコレクタは接地するよう
に構成される。又、Ｔ１８及びＴ１９のべースはＳＷ２
に接続されて第２の読み出し、書き込み指定回路９００
に接続される。Ｔ１８，Ｔ１９によつて構成する回路が
第２の分配回路６００である。以下に、第７図に示す実
施例の動作を説明する。In this embodiment, multiple emitter transistors T16 and T17
constitutes a flip-flop, and the collectors of T16 and T17 are each connected to S''2 by a resistor R17.T16
, T17, one of them is for memory retention.
The other is used for reading and writing. The holding emitter is connected to the current source CS6, and the read and write emitters are connected to the third signal line S3. Transistor T1
4. The base of T15 is connected to SR, the collector is connected to S3
Also, the emitters are connected to a common current source CS7.
The emitters of transistors T18 and T19 are connected to S3, the collector of T18 is connected to the fourth signal line S4 and output circuit 700, and the collector of T19 is connected to ground. Also, the base of T18 and T19 is SW2
A second read/write designation circuit 900 is connected to
connected to. A circuit constituted by T18 and T19 is a second distribution circuit 600. The operation of the embodiment shown in FIG. 7 will be explained below.

各記憶素子に書き込みを行なう場合には制御信号Ｃを書
き込みレベルに設定すると第６図で説明したように、Ｓ
″２のいずれか一本が選択されて高レベルになり、又、
ＳＲのいずれか一本を選択して高電位にすれば、Ｓ３中
の二組の情報線のうちのいずれか一方が選択されその交
点の記憶素子が選択される。When writing to each memory element, if the control signal C is set to the write level, S
``One of the two will be selected and become a high level, and
If one of the SRs is selected and set to a high potential, one of the two sets of information lines in S3 is selected and the memory element at the intersection thereof is selected.

デ一夕入力信号Ｄ２によりＳＷ２のいずれか一本を高レ
ベルにし、他方を低レベルにすると、Ｔ１８とＴ１６及
びＴ１９とＴ１７とが電流切り替え回路を構成するので
選択された記憶素子に書き込みが行なわれる。第１図と
同一の機能を持たすには、ＭＥ１２，ＭＥ２１，ＭＥ２
４のＴ１６を導通させ、他はＴ１７を導通させればよい
、。読み出しを行なうには、制御信号Ｃを読み出しレベ
ルに設定するとＳＷ２の二本の信号線は同一レベルにな
り、Ｔ１８，Ｔ１９のベースレベルが同一になる。又、
ＳＲは二本とも選択レベルなので、Ｔ１４，Ｔ１５はと
もに導通になる。論理和アレイ５００により、Ｓ″２の
論理和がとれることは明らかなので説明を省く。Ｓ４に
は所定の論理和の論理否定信号となるので、出力回路７
００により、Ｓ４の論理否定を出力信号０とすればよい
。第１図の論理機能以外の論理機能も各記憶素子の記憶
内容を変更するだけで容易に達成できることは明白で、
さらに、入力信号１及び列番地指定信号を増やせば、さ
らに多入力、多出力の論理演算を行なわすことができる
ことは明白である。When one of SW2 is set to high level and the other is set to low level by data input signal D2, writing is performed to the selected memory element because T18 and T16 and T19 and T17 constitute a current switching circuit. It will be done. To have the same function as in Figure 1, ME12, ME21, ME2
All you have to do is make T16 of No. 4 conductive and T17 of the others conductive. To read, when the control signal C is set to the read level, the two signal lines of SW2 are at the same level, and the base levels of T18 and T19 are the same. or,
Since both SRs are at the selection level, T14 and T15 are both conductive. It is clear that the logical sum of S″2 can be obtained by the logical OR array 500, so the explanation will be omitted.
00, the logical negation of S4 may be set as the output signal 0. It is obvious that logical functions other than those shown in FIG. 1 can be easily achieved by simply changing the memory contents of each memory element.
Furthermore, it is clear that by increasing the number of input signals 1 and column address designating signals, it is possible to perform logical operations with even more inputs and more outputs.

又例えば第２図において、２００，７００，９００の制
御信号線を共通にし、８００の制御信号線を別にすれば
８００と９００のデ一夕入力信号が共通にできることも
明白で゛ある。以上、その実施例について詳細に説明し
たように、本発明に係る論理演算装置によれば、論理積
アレイと論理和アレイとを組み合わせて構成する、論理
演算装置で、各アレイ中の電気的可変接続手段として、
読み出し書き込みが可能な、２種類の記憶素子を用いる
ことにより、従来のこの種の装置に比較して、論理演算
上の融通性及び汎用性が高まり、又装置自身の機能試験
も容易になり、さらに、入力信号と番地指定信号の一部
が共用可能となり、端子数が減少出来るなど、多大の効
果を有する。For example, in FIG. 2, it is clear that if the control signal lines 200, 700, and 900 are made common and the control signal line 800 is separated, the data input signals 800 and 900 can be made common. As described above in detail with respect to the embodiments, the logic operation device according to the present invention is a logic operation device configured by combining an AND array and an OR array. As a means of connection,
By using two types of memory elements that can be read and written, the flexibility and versatility of logical operations is increased compared to conventional devices of this type, and the function testing of the device itself is also facilitated. Furthermore, a part of the input signal and the address designation signal can be shared, and the number of terminals can be reduced, which has many advantages.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、従来の論理演算装置の構成を示すブロツク図
、第２図は、本発明に係る論理演算装置の第１の実施例
の構成を示すブロツク図、第３図は、本発明に係る論理
演算装置の第２の実施例の構成を示すブロツタ図、第４
図は、本発明に係る論理演算装置の第３の実施例の構成
を示すブロツク図、第５図は、本発明に係る論理演算装
置の第４の実施例の構成を示すブロツク図、第６図は、
論理積アレイの構成を示すブロツク図、第７図は、論理
和アレイの構成を示すブロツク図である。 符号の説明、Ａ・・・・・・列番地指定信号、Ｃ・・・
・・・制御信号、２０， ３００・・・・・・第１のア
レイ、３０，５００・・・・・・第２のアレイ、１００
，１１０，１２０・・・・・・入力回路、４０， ７０
０・・・・・・出力回路、２１０・・・・・・第１の論
理回路、２２０・・・・・・第２の論理回路、８００・
・・・・・第１の読み出し書き込み指定回≧の読み出し
書き込み指定回路。FIG. 1 is a block diagram showing the structure of a conventional logic operation device, FIG. 2 is a block diagram showing the structure of a first embodiment of the logic operation device according to the present invention, and FIG. 3 is a block diagram showing the structure of a logic operation device according to the present invention. FIG. 4 is a blotter diagram showing the configuration of the second embodiment of the logical operation device.
5 is a block diagram showing the configuration of a third embodiment of the logic operation device according to the present invention, FIG. 5 is a block diagram showing the structure of the fourth embodiment of the logic operation device according to the present invention, and FIG. The diagram is
FIG. 7 is a block diagram showing the configuration of the AND array. FIG. 7 is a block diagram showing the configuration of the OR array. Explanation of symbols, A...Column address designation signal, C...
...Control signal, 20, 300...First array, 30,500...Second array, 100
, 110, 120... Input circuit, 40, 70
0... Output circuit, 210... First logic circuit, 220... Second logic circuit, 800...
...The read/write designation circuit for the first read/write designation times≧.

Claims (1)

【特許請求の範囲】[Claims] １ 複数個の第１の信号線の信号群の任意の組合わせの
論理積信号を複数個の第２の信号線に伝搬する論理積機
能を有する第１のアレイと、前記第２の信号線の信号群
の任意の組合わせの論理和信号を複数個の第３の信号線
に伝搬する論理和機能を有する第２のアレイと、前記第
１のアレイ中にあつて前記第１の信号線を第１の選択線
とし前記第２の信号線を第１の情報線とし前記第１の選
択線を低電位にして選択する読み出し書き込みが可能な
第１の記憶素子と、前記第２のアレイ中にあつて前記第
２の信号線を第２の選択線とし前記第３の信号線を第２
の情報線とし前記第２の選択線を高電位にして選択する
読み出し書き込みが可能な第２の記憶素子と、複数個の
入力信号の論理肯定信号と論理否定信号の対を出力する
入力回路と、前記入力信号の一部もしくは全部を復号し
て得た個別番地指定信号を前記第１の信号線と前記第３
の信号線に伝搬する第１の論理機能および前記入力回路
の出力信号の一部もしくは全部を前記第１の信号線に伝
搬し同時に前記第３の信号線を一律に選択状態にする第
２の論理機能を有し、そのいずれかの論理機能が少なく
とも１個の制御信号により選択される第１の論理回路と
、複数個の番地指定信号を復号して個別番地指定信号と
し前記第２の信号線に伝搬する第３の論理機能および番
地指定信号とは無関係に前記第２の信号線を一律に選択
状態にする第４の論理機能を有し、そのいずれかの論理
機能が少なくとも１個の制御信号により選択される第２
の論理回路と、前記第１の記憶素子および前記第２の記
憶素子の記憶内容の変更が必要な場合には前記制御信号
により復号機能動作を行なわせ、前記第１の記憶素子お
よび前記第２の記憶素子により論理演算を行なう場合に
は前記制御信号により前記第２の信号線および前記第３
の信号線を一律に選択し前記第１の信号線には前記入力
回路の出力信号を伝搬するように前記第１および第２の
論理回路の論理機能を選択する手段とを有することを特
徴とする論理演算装置。1. A first array having an AND function for propagating an AND signal of an arbitrary combination of signal groups of a plurality of first signal lines to a plurality of second signal lines, and the second signal line. a second array having a logical sum function of propagating a logical sum signal of an arbitrary combination of signal groups to a plurality of third signal lines; a first memory element capable of reading and writing which is selected by setting the first selection line to a first selection line, the second signal line to a first information line, and setting the first selection line to a low potential; inside, the second signal line is a second selection line, and the third signal line is a second selection line.
a second memory element capable of reading and writing which is selected by setting the second selection line to a high potential as an information line; and an input circuit outputting a pair of logic affirmation signal and logic negation signal of the plurality of input signals. , an individual address designation signal obtained by decoding part or all of the input signal is transmitted between the first signal line and the third signal line.
A second logic function that propagates to the signal line and a part or all of the output signal of the input circuit to the first signal line, and at the same time uniformly sets the third signal line to a selected state. a first logic circuit having a logic function, one of which logic functions is selected by at least one control signal; and a second signal that decodes a plurality of address designation signals into individual address designation signals. a third logic function that propagates to the line and a fourth logic function that uniformly sets the second signal line to a selected state regardless of the address designation signal, and any one of the logic functions The second selected by the control signal
When it is necessary to change the storage contents of the logic circuit of the first storage element and the second storage element, the control signal causes the logic circuit to perform a decoding function operation, and the first storage element and the second storage element perform a decoding function operation. When a logical operation is performed using a memory element, the second signal line and the third signal line are connected to each other by the control signal.
and means for selecting the logic functions of the first and second logic circuits so that the signal lines of the input circuit are uniformly selected and the output signal of the input circuit is propagated to the first signal line. logical arithmetic unit.