JPS5948393B2 - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
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- JPS5948393B2 JPS5948393B2 JP54169414A JP16941479A JPS5948393B2 JP S5948393 B2 JPS5948393 B2 JP S5948393B2 JP 54169414 A JP54169414 A JP 54169414A JP 16941479 A JP16941479 A JP 16941479A JP S5948393 B2 JPS5948393 B2 JP S5948393B2
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- character
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/40—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which both a pattern determined by character code and another pattern are displayed simultaneously, or either pattern is displayed selectively, e.g. with character code memory and APA, i.e. all-points-addressable, memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Document Processing Apparatus (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
この発明は、画像情報を表示するディスプレイ装置に関
するものであり、更に詳しくは、表示画面上にキャラク
タ表示とグラフィック表示を混在させて同時に画像情報
の表示をなしうるディスプレイ装置の改良に関するもの
である。
するものであり、更に詳しくは、表示画面上にキャラク
タ表示とグラフィック表示を混在させて同時に画像情報
の表示をなしうるディスプレイ装置の改良に関するもの
である。
さて、画像情報を陰極線管CRT(CathodeRa
yTube)などの表示装置にラスタスキャン方式で表
示するディスプレイ装置の構成方式として、一般には、
2つの方式がよく知られている。
yTube)などの表示装置にラスタスキャン方式で表
示するディスプレイ装置の構成方式として、一般には、
2つの方式がよく知られている。
その1つはグラフィック・ディスプレイ方式であり、も
う1つは、キャラクタ・ディスプレイ方式である。以下
、簡単にこれらの方式について述べる。グラフィック・
ディスプレイ装置は、文字や図形などの画像情報を絵素
に分解して、各絵素を゛o’’(輝度なし)、″1’’
(輝度あり)の2値情報として画像メモリに記憶し、そ
の情報を表示装置のラスタスキャンの同期信号に同期さ
せて繰り返し読み出し、そのまま表示するディスプレイ
装置である。また、キャラクタ・ディスプレイ装置は、
グラフイツク・デイスプレイ装置が表示される画像情報
をそのままの形で画像メモリに記憶していたのに対し、
画像情報を符号化した情報の形で画像メモリに記憶し、
その符号化画像情報を表示装置のラスタスキヤンの同期
信号に同期させて繰り返し読み出して、あらかじめ画像
としてのパターンが記憶されているROM(ReadO
nlyMemOry;普通キヤラクタ・ジエネレータと
呼ばれる)に供給し、そのROMの出力を表示するデイ
スプレイ装置である。それぞれ、用途に特徴があり、グ
ラフイツク・デイスプレイ装置は、細かな画像や大きな
画像の表示に適し、キヤラクタ・デイスプレイ装置は、
英数字などあらかじめ表示内容が限定されている時など
に用いるのに適している。さて、これら2つのデイスプ
レイ方式を同時に実行するデイスプレイ装置(以下、キ
ヤラクタおよびグラフイツク・デイスプレイ装置という
)の従来例を次に示す。
う1つは、キャラクタ・ディスプレイ方式である。以下
、簡単にこれらの方式について述べる。グラフィック・
ディスプレイ装置は、文字や図形などの画像情報を絵素
に分解して、各絵素を゛o’’(輝度なし)、″1’’
(輝度あり)の2値情報として画像メモリに記憶し、そ
の情報を表示装置のラスタスキャンの同期信号に同期さ
せて繰り返し読み出し、そのまま表示するディスプレイ
装置である。また、キャラクタ・ディスプレイ装置は、
グラフイツク・デイスプレイ装置が表示される画像情報
をそのままの形で画像メモリに記憶していたのに対し、
画像情報を符号化した情報の形で画像メモリに記憶し、
その符号化画像情報を表示装置のラスタスキヤンの同期
信号に同期させて繰り返し読み出して、あらかじめ画像
としてのパターンが記憶されているROM(ReadO
nlyMemOry;普通キヤラクタ・ジエネレータと
呼ばれる)に供給し、そのROMの出力を表示するデイ
スプレイ装置である。それぞれ、用途に特徴があり、グ
ラフイツク・デイスプレイ装置は、細かな画像や大きな
画像の表示に適し、キヤラクタ・デイスプレイ装置は、
英数字などあらかじめ表示内容が限定されている時など
に用いるのに適している。さて、これら2つのデイスプ
レイ方式を同時に実行するデイスプレイ装置(以下、キ
ヤラクタおよびグラフイツク・デイスプレイ装置という
)の従来例を次に示す。
第1図は、キヤラクタおよびグラフイツク・デイスプレ
イ装置の構成の従来例を示すプロツク図である。また、
第2図は、このようなデイスプレイ装置の表示画面構成
の一例を示した概念図であり、横方向に256ビツト(
キヤラクタ32文字分)、縦方向に192ラインキヤラ
クタ16列分)の計49152ビツト(6Kバイト)の
情報を表示できる画面構成が示されている。さらに、1
文字は横8ドツト、縦12ラインで構成されているので
、画面全体では512文字の表示が可能である。第3図
aは、第1図における各メモリの番地設定の1例を示す
説明図であり、第3図bは、表示用RAM54における
記憶内容の内訳と判別信号記録用RAM55の記憶内容
の内訳を示す説明図であり、第3図cは、第3図bの一
部を拡大してその詳細な記憶内容を示す説明図であり、
第3図dは、グラフイツク表示の一例を示す概念図であ
る0第1図、第2図および第3図を参照して従来のキヤ
ラクタおよびグラフイツク・デイスプレイ装置を説明す
る。
イ装置の構成の従来例を示すプロツク図である。また、
第2図は、このようなデイスプレイ装置の表示画面構成
の一例を示した概念図であり、横方向に256ビツト(
キヤラクタ32文字分)、縦方向に192ラインキヤラ
クタ16列分)の計49152ビツト(6Kバイト)の
情報を表示できる画面構成が示されている。さらに、1
文字は横8ドツト、縦12ラインで構成されているので
、画面全体では512文字の表示が可能である。第3図
aは、第1図における各メモリの番地設定の1例を示す
説明図であり、第3図bは、表示用RAM54における
記憶内容の内訳と判別信号記録用RAM55の記憶内容
の内訳を示す説明図であり、第3図cは、第3図bの一
部を拡大してその詳細な記憶内容を示す説明図であり、
第3図dは、グラフイツク表示の一例を示す概念図であ
る0第1図、第2図および第3図を参照して従来のキヤ
ラクタおよびグラフイツク・デイスプレイ装置を説明す
る。
第1図において、1はマイクロコンピユータなどの中央
演算処理回路(以丁CPUと略記する),2はCPUl
のクロツク信号を発生するクロツク発生回路、3はデー
タRAM,4はプログラムROM,5は画像情報を表示
器の画面に表示可能とする画像表示回路、6はCRTに
代表される表示器である。
演算処理回路(以丁CPUと略記する),2はCPUl
のクロツク信号を発生するクロツク発生回路、3はデー
タRAM,4はプログラムROM,5は画像情報を表示
器の画面に表示可能とする画像表示回路、6はCRTに
代表される表示器である。
また、10はCPUlと各回路との間でのデータの授受
を行なう信号路、すなわちデータバスであり、11はC
PUlが各回路にアドレス信号を供給するのに用いる信
号路、すなわちアドレスバスである。画像表示回路5は
、表示器6としてのCRTにおけるテレビジヨン信号の
水平・垂直同期信号や表示用のアドレス信号を発生する
表示タイミングパルス発生回路51,CPU1から画像
表示回路5が選択された事を検出するアドレスデコーダ
回路52、アドレスバス11と表示タイミングパルス発
生回路51からの表示アドレス信号路12とをアドレス
デコーダ回路52からの出力信号によつて切り換えるア
ドレス切換回路53、表示器6の表示画面と対応した位
置関係において画像情報を記憶するメモリ回路(以不表
示用RAMと称する)54、表示用RAM54に記憶さ
れた画像情報が符号化画像情報であるかないかを示す情
報を記憶するメモリ回路(以丁判別信号記録用RAMと
称する)55、および画像パターン発生用ROM56、
判別信号記録用RAM55の出力信号によつて表示用R
AM54の出力信号と画像パターン発生用ROM56の
出力信号とを切り換えて出力する切換回路57、および
、切換回路57からの並列信号を直列信号に変換する並
列直列変換回路58から構成される。かかる画像表示回
路5は、CPUlの入出力回路に相当し、実際のデイス
プレイ装置ではこの他キーボードなどの入出力回路が、
データバス10、アドレスバス11を介して接続される
のが一般的であるが、本発明の本質とは直接関係ないた
め省略しているO初めに、第1図の回路で重要な働きを
するCPUlの動作について説明する。
を行なう信号路、すなわちデータバスであり、11はC
PUlが各回路にアドレス信号を供給するのに用いる信
号路、すなわちアドレスバスである。画像表示回路5は
、表示器6としてのCRTにおけるテレビジヨン信号の
水平・垂直同期信号や表示用のアドレス信号を発生する
表示タイミングパルス発生回路51,CPU1から画像
表示回路5が選択された事を検出するアドレスデコーダ
回路52、アドレスバス11と表示タイミングパルス発
生回路51からの表示アドレス信号路12とをアドレス
デコーダ回路52からの出力信号によつて切り換えるア
ドレス切換回路53、表示器6の表示画面と対応した位
置関係において画像情報を記憶するメモリ回路(以不表
示用RAMと称する)54、表示用RAM54に記憶さ
れた画像情報が符号化画像情報であるかないかを示す情
報を記憶するメモリ回路(以丁判別信号記録用RAMと
称する)55、および画像パターン発生用ROM56、
判別信号記録用RAM55の出力信号によつて表示用R
AM54の出力信号と画像パターン発生用ROM56の
出力信号とを切り換えて出力する切換回路57、および
、切換回路57からの並列信号を直列信号に変換する並
列直列変換回路58から構成される。かかる画像表示回
路5は、CPUlの入出力回路に相当し、実際のデイス
プレイ装置ではこの他キーボードなどの入出力回路が、
データバス10、アドレスバス11を介して接続される
のが一般的であるが、本発明の本質とは直接関係ないた
め省略しているO初めに、第1図の回路で重要な働きを
するCPUlの動作について説明する。
第1図において、CPUlはいわゆるマイクロコンピユ
ータの中央演算処理回路である。CPUlは通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明の便宜
上8ビツト並列演算処理可能なCPUとし、アドレスノ
Sス11は16本の並列線路から成つているものとする
。すなわちCPUlは0番地から2!6−1=6553
5番地(16進数で表現するとFFFF番地となり表現
上簡単となるため、以下番地表現は16進数とする)ま
での番地信号の出力が可能となる。また、データバス1
0は、8本の並列線路から成つており、CPUIから各
メモリ回路(プログラムROM4、データRAM3、表
示用RAM54、判別信号記録用RAM55)へ並列8
ビツトの信号を送出したり、また逆に信号をCPUIへ
取り込んだりする信号路である。一般にマイクロコンピ
ユータシステムでは、第1図に示したようにCPUIと
各回路とが同一アドレス11および同一データバス10
で結合されている。このため、各回路を分離するために
、各回路ごとに異なつた番地を割り付けている。この番
地割付の一例を示したのが、第3図aである。第3図a
では、プログラムROMは(FOOO),6番地から(
FFFF),6番地までの計4096番地、データRA
M3は(0000),,番地から(0FFF),,番地
までの計4096番地、表示用RAM54には、(80
00),6番地から(97FF),6番地までの計61
44番地、判別信号記録用RAM55には(AOOO)
,6番地から(B7FF),6番地までの計6144番
地が割り付けられている。マイクロコンピユータも通常
の電子計算機と同様プログラム蓄積方式であるため、プ
ログラムROM4には、第1図のシステムを動作させる
ための処理手順(プログラム)が記憶されている。
ータの中央演算処理回路である。CPUlは通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明の便宜
上8ビツト並列演算処理可能なCPUとし、アドレスノ
Sス11は16本の並列線路から成つているものとする
。すなわちCPUlは0番地から2!6−1=6553
5番地(16進数で表現するとFFFF番地となり表現
上簡単となるため、以下番地表現は16進数とする)ま
での番地信号の出力が可能となる。また、データバス1
0は、8本の並列線路から成つており、CPUIから各
メモリ回路(プログラムROM4、データRAM3、表
示用RAM54、判別信号記録用RAM55)へ並列8
ビツトの信号を送出したり、また逆に信号をCPUIへ
取り込んだりする信号路である。一般にマイクロコンピ
ユータシステムでは、第1図に示したようにCPUIと
各回路とが同一アドレス11および同一データバス10
で結合されている。このため、各回路を分離するために
、各回路ごとに異なつた番地を割り付けている。この番
地割付の一例を示したのが、第3図aである。第3図a
では、プログラムROMは(FOOO),6番地から(
FFFF),6番地までの計4096番地、データRA
M3は(0000),,番地から(0FFF),,番地
までの計4096番地、表示用RAM54には、(80
00),6番地から(97FF),6番地までの計61
44番地、判別信号記録用RAM55には(AOOO)
,6番地から(B7FF),6番地までの計6144番
地が割り付けられている。マイクロコンピユータも通常
の電子計算機と同様プログラム蓄積方式であるため、プ
ログラムROM4には、第1図のシステムを動作させる
ための処理手順(プログラム)が記憶されている。
プログラムROM4は、第3図aで示す様に、(FOO
O),6番地から(FFFF),6番地までの4096
番地を占め、CPUIのアドレス11からの番地情報に
よつてその記憶内容がデータバス10に読み出される。
この記憶内容はCPUIにより取り込まれ、命令として
解読され、このシステムを動作させる。すなわち、CP
UIの内部には通常プログラム計数器が設けられており
、この計数器の示す値が実行中の命令の入つているプロ
グラムROM4の番地を定める。CPUIはプログラム
ROM4の記憶内容を命令として解読し、データRAM
3や表示用RAM54の記憶内容を変更したり、他の入
出力回路とデータを授受してシステム全体を動作させる
。以上がCPUIの一般的動作の説明である。
O),6番地から(FFFF),6番地までの4096
番地を占め、CPUIのアドレス11からの番地情報に
よつてその記憶内容がデータバス10に読み出される。
この記憶内容はCPUIにより取り込まれ、命令として
解読され、このシステムを動作させる。すなわち、CP
UIの内部には通常プログラム計数器が設けられており
、この計数器の示す値が実行中の命令の入つているプロ
グラムROM4の番地を定める。CPUIはプログラム
ROM4の記憶内容を命令として解読し、データRAM
3や表示用RAM54の記憶内容を変更したり、他の入
出力回路とデータを授受してシステム全体を動作させる
。以上がCPUIの一般的動作の説明である。
次にCPUIが画像情報を表示器6に表示するための画
像表示回路5について説明する。第1図において、CP
UIが表示用RAM54および判別信号記録用RAM5
5と画像情報の授受を行なう期間は、アドレスデコーダ
回路52が検知し、その期間のみアドレス切換回路53
をアドレスバス11側に切り換えで、CPUIとRAM
54,55との情報の授受を可能とする。一方、他の期
間においては、RAM54,55のアドレス信号として
、表示タイミングパルス発生回路51から表示アドレス
信号路12を介してタイミングパルスが供給されるよう
アドレス切換回路53が切り換えられ、それによつてR
AM54,55に記憶されている情報が読み出される。
表示用RAM54から読み出された画像情報は、そのま
ま切換回路5Tの一方の入力に供給されるものと、画像
パターン発生用ROM56を経て切換回路5Tのもう一
方の入力に供給されるものとがある。判別信号記録用R
AM55は、表示用RAM54から読み出された画像情
報が符号化画像情報(キヤラクタ情報)であるかパター
ン画像情報(グラフイツク情報)であるかを判別してそ
の判別信号を出力する。判別信号が゛゜1’’であつて
グラフイツク情報を意味するときには、表示用RAM5
4からの読み出し画像情報をそのまま並列直列変換回路
58へ、また判別信号が゛゛o’’であつてキヤラクタ
情報を意味するときには、表示用RAM54からの読み
出し符号化画像情報を画像パターン発生ROM56を通
して画像パターンに変換してから並列直列変換回路58
へ、供給するように切換回路5TをRAM55の判別信
号が切り換える。並列直列変仰回路58に供給された画
像情報は、表示器6に入力可能な信号に変換されて出力
される。第2図に、このようにして表示器6に表示され
る画像の一例を示すが、表示される画像情報は、第3図
aで(8000),6番地から(97FF),,番地の
計6144番地を持つ表示用RAM54に記憶された画
像情報と1対1の対応をもつている。第2図の画面構成
において、横は32文字分、縦は16文字分、合計で
32×16=512文字の表示が可能であることは先に
も述べた。横32文字の文字位置を、1,2,3・・・
・・・ 32と表示し、縦16文字の16列を、1,2
,・・・・・・16と表示してある。そこで第2図にお
いて、文字Aの位置を(1,1)、文字Bの位置を(2
,1)、文字Xの位置を(30,16)の如く表現する
ものとする。また1文字区画は、文字位置(32,1)
の拡大図(文字イを表示)にみられる如く、どの区画も
横8ドツト、縦12ラインで構成されている。すなわち
、一番上の1ライン分8ビツト、次の2ライン目の8ビ
ツト、以下同様にして12ライン目の8ビツトまで、の
情報が与えられて、1文字を表現することができる。表
示用RAM54の記憶内容の内訳は第3図bに示す如く
である。
像表示回路5について説明する。第1図において、CP
UIが表示用RAM54および判別信号記録用RAM5
5と画像情報の授受を行なう期間は、アドレスデコーダ
回路52が検知し、その期間のみアドレス切換回路53
をアドレスバス11側に切り換えで、CPUIとRAM
54,55との情報の授受を可能とする。一方、他の期
間においては、RAM54,55のアドレス信号として
、表示タイミングパルス発生回路51から表示アドレス
信号路12を介してタイミングパルスが供給されるよう
アドレス切換回路53が切り換えられ、それによつてR
AM54,55に記憶されている情報が読み出される。
表示用RAM54から読み出された画像情報は、そのま
ま切換回路5Tの一方の入力に供給されるものと、画像
パターン発生用ROM56を経て切換回路5Tのもう一
方の入力に供給されるものとがある。判別信号記録用R
AM55は、表示用RAM54から読み出された画像情
報が符号化画像情報(キヤラクタ情報)であるかパター
ン画像情報(グラフイツク情報)であるかを判別してそ
の判別信号を出力する。判別信号が゛゜1’’であつて
グラフイツク情報を意味するときには、表示用RAM5
4からの読み出し画像情報をそのまま並列直列変換回路
58へ、また判別信号が゛゛o’’であつてキヤラクタ
情報を意味するときには、表示用RAM54からの読み
出し符号化画像情報を画像パターン発生ROM56を通
して画像パターンに変換してから並列直列変換回路58
へ、供給するように切換回路5TをRAM55の判別信
号が切り換える。並列直列変仰回路58に供給された画
像情報は、表示器6に入力可能な信号に変換されて出力
される。第2図に、このようにして表示器6に表示され
る画像の一例を示すが、表示される画像情報は、第3図
aで(8000),6番地から(97FF),,番地の
計6144番地を持つ表示用RAM54に記憶された画
像情報と1対1の対応をもつている。第2図の画面構成
において、横は32文字分、縦は16文字分、合計で
32×16=512文字の表示が可能であることは先に
も述べた。横32文字の文字位置を、1,2,3・・・
・・・ 32と表示し、縦16文字の16列を、1,2
,・・・・・・16と表示してある。そこで第2図にお
いて、文字Aの位置を(1,1)、文字Bの位置を(2
,1)、文字Xの位置を(30,16)の如く表現する
ものとする。また1文字区画は、文字位置(32,1)
の拡大図(文字イを表示)にみられる如く、どの区画も
横8ドツト、縦12ラインで構成されている。すなわち
、一番上の1ライン分8ビツト、次の2ライン目の8ビ
ツト、以下同様にして12ライン目の8ビツトまで、の
情報が与えられて、1文字を表現することができる。表
示用RAM54の記憶内容の内訳は第3図bに示す如く
である。
すなわち、第2図における文文位置(1,1)から(3
2,16)に至るまでの全文字区画の、1ライン目の画
像情報だけ(全部で512バイト)まとめて、第3図c
に示す如く、(8000),6番地から(81FF)1
6番地まで、−つの番地に1ライン分8ビツトずつ記憶
する。同様に、全文字区画の2ライン目の画像情報(同
じく512バイト)を、第3図cに示す如く、(820
0)]6番地から(83FF)]6番地までに、一つの
番地に1ライン分8ビツトずつ記憶する。以下、全文字
区画の12ライン目まで同様である。第2図の画面構成
において、文字位置(32,1)の文字区画がグラフイ
ツク表示であり、他の文字区画はキヤラクタ表示である
ものとする。
2,16)に至るまでの全文字区画の、1ライン目の画
像情報だけ(全部で512バイト)まとめて、第3図c
に示す如く、(8000),6番地から(81FF)1
6番地まで、−つの番地に1ライン分8ビツトずつ記憶
する。同様に、全文字区画の2ライン目の画像情報(同
じく512バイト)を、第3図cに示す如く、(820
0)]6番地から(83FF)]6番地までに、一つの
番地に1ライン分8ビツトずつ記憶する。以下、全文字
区画の12ライン目まで同様である。第2図の画面構成
において、文字位置(32,1)の文字区画がグラフイ
ツク表示であり、他の文字区画はキヤラクタ表示である
ものとする。
キヤラクタ表示の場合には符号化情報を、グラフイツク
表示の場合にはパターン情報をRAM54は記憶する。
従つて第3図cに示すように、(8000),6番地に
は、文字位置(1,1)の文字Aのコードが、(800
1),6番地には文字位置(1,2)の文字Bのコード
が、というように次々に記憶され、(801F),6番
地には、文字位置(32,1)の文字イの1ライン目の
パターン情報(00000001)が記憶される0以下
、同様にしで(81FF)16番地には文字Zのコード
が記憶される〇文字区画の2ライン目の情報についても
、(8200),6番地には文字Aのコードを、(82
01)16番地には文字Bのコードを、というように記
憶し、(821F),6番地には、文字位置(32,1
)の文字イの2ライン目のパターン情報(000000
10)を記憶し、以下、(83FF)16番地に文字Z
のコードを記憶する。
表示の場合にはパターン情報をRAM54は記憶する。
従つて第3図cに示すように、(8000),6番地に
は、文字位置(1,1)の文字Aのコードが、(800
1),6番地には文字位置(1,2)の文字Bのコード
が、というように次々に記憶され、(801F),6番
地には、文字位置(32,1)の文字イの1ライン目の
パターン情報(00000001)が記憶される0以下
、同様にしで(81FF)16番地には文字Zのコード
が記憶される〇文字区画の2ライン目の情報についても
、(8200),6番地には文字Aのコードを、(82
01)16番地には文字Bのコードを、というように記
憶し、(821F),6番地には、文字位置(32,1
)の文字イの2ライン目のパターン情報(000000
10)を記憶し、以下、(83FF)16番地に文字Z
のコードを記憶する。
文字区画の12ライン目の画像情報まで、以下同様にし
て表示用RAM54に記憶される〇従つて表示タイミン
グパルス発生回路51が発生する表示アドレス信号は、
第3図cの(8000),,番地の内容が第2図の画面
の文字位置(1,1)の第1ライン目に、(8001)
16番地の内容が文字位置(2,1)の第1ライン目に
、以下同様に、(801F)16番地の内容が文字位置
(32,1)の第1ライン目にそれぞれ表示されるよう
に機能する。
て表示用RAM54に記憶される〇従つて表示タイミン
グパルス発生回路51が発生する表示アドレス信号は、
第3図cの(8000),,番地の内容が第2図の画面
の文字位置(1,1)の第1ライン目に、(8001)
16番地の内容が文字位置(2,1)の第1ライン目に
、以下同様に、(801F)16番地の内容が文字位置
(32,1)の第1ライン目にそれぞれ表示されるよう
に機能する。
したがつて、グラフイツク情報については、512バイ
トおきに、1ライン分8ビツトのパターン情報をそれぞ
れ12ライン目まで表示用RAM54において記憶する
が、キヤラクタ情報については、512バイトおきに、
同一の符号化情報(例えば文字AならAのコード)を繰
り返し記憶する必要がある。一方、判別信号記録用RA
M55の(AOOO),6番地から(B7FF)16番
地に記憶されている判別信号(1ビツト)は、表示用R
AM54の(8000)16番地から(97FF)16
番地に記憶されている内容に対応すると共に、該内容が
キヤラクタ情報であるときは″O′5、グラフイツク情
報であるときは01″の値をとり、その対応関係は第3
図cに示されている。
トおきに、1ライン分8ビツトのパターン情報をそれぞ
れ12ライン目まで表示用RAM54において記憶する
が、キヤラクタ情報については、512バイトおきに、
同一の符号化情報(例えば文字AならAのコード)を繰
り返し記憶する必要がある。一方、判別信号記録用RA
M55の(AOOO),6番地から(B7FF)16番
地に記憶されている判別信号(1ビツト)は、表示用R
AM54の(8000)16番地から(97FF)16
番地に記憶されている内容に対応すると共に、該内容が
キヤラクタ情報であるときは″O′5、グラフイツク情
報であるときは01″の値をとり、その対応関係は第3
図cに示されている。
そして(8000)16番地から(97FF)16番地
の表示用RAM54は、(AOOO)16番地から(B
7FF)16番地の判別信号記録用RAM55と同時に
読み出される。これら2つのRAM54,55を同時に
読み出すことは、これらのアドレスの上位4ビツトが2
進数表現で(1000)2と(1010),というよう
に、上位3ビツト目の″01,611が反転しているの
みなので、表示タイミングパルス発生回路51からアド
レス切換回路53を経て供給される表示アドレス信号を
、下位13ビツトのみ有効とすることで実現される。こ
のように、表示用RAM54と、判別信号記録用RAM
55は、表示される1文字区画の12ラインに対応して
第3図bに示すように12分割され、第3図cに示すよ
うに8ビツトと1ビツトの情報をそれぞれ記憶する。判
別信号記録用RAM55に記憶される1ビツトの情報は
、表示用RAM54に記憶された対応する8ビツトの画
像情報が、キヤラクタ・デイスプレイ用として記憶され
た情報(キヤラクタ情報)なのかグラフイツク・デイス
プレイ用として記憶された情報(グラフイツク情報)な
のかを示し、第3図cに示したように、それがグラフイ
ツク・デイスプレイ用として記憶された情報の場合には
、記憶されたそのままのパターン符号で表示画像情報を
第3図dに示すように表示器6において組みたて表示す
る換以上述べたように、従来のキヤラクタおよびグラフ
イツクデイスプレイ装置の表示回路では、キヤラクタ・
デイスプレイのための符号化画像情報(文字コード)を
、グラフイツク・デイスプレイのためのパターン情報と
同様に、1文字区画を構成するライン数(本例では12
)だけ異なる番地にそれぞれ記憶しなければならず、1
文字を表示するために必要なCPUIの処理時間が長く
かかるという欠点を有していた。
の表示用RAM54は、(AOOO)16番地から(B
7FF)16番地の判別信号記録用RAM55と同時に
読み出される。これら2つのRAM54,55を同時に
読み出すことは、これらのアドレスの上位4ビツトが2
進数表現で(1000)2と(1010),というよう
に、上位3ビツト目の″01,611が反転しているの
みなので、表示タイミングパルス発生回路51からアド
レス切換回路53を経て供給される表示アドレス信号を
、下位13ビツトのみ有効とすることで実現される。こ
のように、表示用RAM54と、判別信号記録用RAM
55は、表示される1文字区画の12ラインに対応して
第3図bに示すように12分割され、第3図cに示すよ
うに8ビツトと1ビツトの情報をそれぞれ記憶する。判
別信号記録用RAM55に記憶される1ビツトの情報は
、表示用RAM54に記憶された対応する8ビツトの画
像情報が、キヤラクタ・デイスプレイ用として記憶され
た情報(キヤラクタ情報)なのかグラフイツク・デイス
プレイ用として記憶された情報(グラフイツク情報)な
のかを示し、第3図cに示したように、それがグラフイ
ツク・デイスプレイ用として記憶された情報の場合には
、記憶されたそのままのパターン符号で表示画像情報を
第3図dに示すように表示器6において組みたて表示す
る換以上述べたように、従来のキヤラクタおよびグラフ
イツクデイスプレイ装置の表示回路では、キヤラクタ・
デイスプレイのための符号化画像情報(文字コード)を
、グラフイツク・デイスプレイのためのパターン情報と
同様に、1文字区画を構成するライン数(本例では12
)だけ異なる番地にそれぞれ記憶しなければならず、1
文字を表示するために必要なCPUIの処理時間が長く
かかるという欠点を有していた。
さらに、複数の異なる番地に同一の符号化画像情報を記
憶しなければならず、番地計算のために必要なプログラ
ム容量が大きくなり、プログラムROM4が高価になる
という欠点も有していた。この発明は、上述の如き、従
来のキヤラクタおよびグラフイツク・デイスプレイ装置
の欠点を除去するためになされたものであり、従つてこ
の発明の目的は、1文字を表示するために必要なCPU
Iの処理時間が短くてすみ、番地計算のために必要なプ
ログラム容量も低減できるところのキヤラクタおよびグ
ラフイツク・デイスプレイ装置を提供することにある。
憶しなければならず、番地計算のために必要なプログラ
ム容量が大きくなり、プログラムROM4が高価になる
という欠点も有していた。この発明は、上述の如き、従
来のキヤラクタおよびグラフイツク・デイスプレイ装置
の欠点を除去するためになされたものであり、従つてこ
の発明の目的は、1文字を表示するために必要なCPU
Iの処理時間が短くてすみ、番地計算のために必要なプ
ログラム容量も低減できるところのキヤラクタおよびグ
ラフイツク・デイスプレイ装置を提供することにある。
この発明の構成の要点は、画像情報を記憶する複数個の
表示用メモリ番地を等価な1つのメモリ番地に変換する
アドレス変換回路を新しく設け、判別信号記録用メモリ
より出力される判別信号を上記変換回路に供給し、該判
別信号がキヤラクタ・デイスプレイを表示した場合のみ
、上記変換回路を働かせる構成とした点にある。
表示用メモリ番地を等価な1つのメモリ番地に変換する
アドレス変換回路を新しく設け、判別信号記録用メモリ
より出力される判別信号を上記変換回路に供給し、該判
別信号がキヤラクタ・デイスプレイを表示した場合のみ
、上記変換回路を働かせる構成とした点にある。
次に図を参照して、この発明の一実施例を詳細に説明す
る。
る。
第4図は、この発明の一実施例を示すプロツク図であり
、第1図と同一回路部分には同一符号を用いている。
、第1図と同一回路部分には同一符号を用いている。
第4図において、59は、アドレス切換回路53より供
給されるアドレス信号を特定のアドレスへ変換するアド
レス変換回路である。さらに、第5図は、第4図の動作
を説明するための第3図と同様な説明図である。さて、
第4図において、アドレス変換回路59は、判別信号記
録用RAM55の出力信号がキヤラクタ情報を表示する
ものであるとき、表示画面における1文字区画のNライ
ン目(但しNは1〜12)の画像情報が記憶されている
アドレスを、例えば1ライン目の画像情報が記憶されて
いるアドレスに変換する回路であり、これだけが第1図
の構成と異なつている。
給されるアドレス信号を特定のアドレスへ変換するアド
レス変換回路である。さらに、第5図は、第4図の動作
を説明するための第3図と同様な説明図である。さて、
第4図において、アドレス変換回路59は、判別信号記
録用RAM55の出力信号がキヤラクタ情報を表示する
ものであるとき、表示画面における1文字区画のNライ
ン目(但しNは1〜12)の画像情報が記憶されている
アドレスを、例えば1ライン目の画像情報が記憶されて
いるアドレスに変換する回路であり、これだけが第1図
の構成と異なつている。
たとえば、第5図cで、判別信号(判別信号記録用RA
M55の出力する1ビツト情報)が、キヤラクタ情報を
示ず゜0’’の時には、第2図の文字位置(1,1)に
おける12ラインのそれぞれに相当する番地である。(
8000),6,( 8200),6,(8400),
,・・・・・・( 9600),6の12種の番地を、
その中の特定の一つである(8000),6番地に変換
し、変換した番地を表示用RAM54に供給する。一方
、判別信号がグラフイツク情報を示す″1’’の時には
、このアドレス変換を行なわないで、直接表示用RAM
54に変換しないままの番地を供給する。第5図の番地
設定例の場合には、このアドレス変換は次表に示すよう
に、表示アドレス信号13ビツトのうち、上位4ビツト
目までをすべて゛o’’に変換する回路を構成すればよ
く、かかる変換回路の一例を第6図に示す。第6図に示
す変換回路59では、判別信号記録用RAM55の出力
が″o’’のとき、アンドゲートA,乃至A4を閉じ、
入力される表示アドレス信号の上位4ビツトを(000
0)2に変換して出力するものである。
M55の出力する1ビツト情報)が、キヤラクタ情報を
示ず゜0’’の時には、第2図の文字位置(1,1)に
おける12ラインのそれぞれに相当する番地である。(
8000),6,( 8200),6,(8400),
,・・・・・・( 9600),6の12種の番地を、
その中の特定の一つである(8000),6番地に変換
し、変換した番地を表示用RAM54に供給する。一方
、判別信号がグラフイツク情報を示す″1’’の時には
、このアドレス変換を行なわないで、直接表示用RAM
54に変換しないままの番地を供給する。第5図の番地
設定例の場合には、このアドレス変換は次表に示すよう
に、表示アドレス信号13ビツトのうち、上位4ビツト
目までをすべて゛o’’に変換する回路を構成すればよ
く、かかる変換回路の一例を第6図に示す。第6図に示
す変換回路59では、判別信号記録用RAM55の出力
が″o’’のとき、アンドゲートA,乃至A4を閉じ、
入力される表示アドレス信号の上位4ビツトを(000
0)2に変換して出力するものである。
このような変換回路59を用いることによつて、1文字
を画面に表示させるために必要な12ライン分の番地情
報は表示用RAMににおける1つの番地のコード情報に
よつてすべて得られるため、第5図cに示すように、1
文字区画における2ライン目以降の各ラインに相当する
番地の情報は、どんなものであつてもよく、文字表示に
は無関係なものとなる0例えば、文字Aを、第2図にお
ける画面の文字位置(1,1)に表示する場合、従来の
デイスプレイ装置では、表示用RAM54において、1
文字区画の12ラインの各ラインに相当する番地(80
00)16,(8200)16,・・・・・・・・・(
9600)16にすべて、同一の文字コードAを記憶し
ておき、それらを読み出す必要があつた。しかしこの発
明によれば、上述のアドレス変換回路を用いているため
、(8200)16,・・・・・・(9600)16の
各番地から文字コードAを読み出す必要が生じたときは
、アドレス変換回路によつて、それら各番地をすべて(
8000)16に変換してしまい、該(8000)16
番地に記憶している文字コードAを読み出すので、(8
200)16,・・・・・・・・・(9600)16の
各番地における記憶情報は不要になる訳である。
を画面に表示させるために必要な12ライン分の番地情
報は表示用RAMににおける1つの番地のコード情報に
よつてすべて得られるため、第5図cに示すように、1
文字区画における2ライン目以降の各ラインに相当する
番地の情報は、どんなものであつてもよく、文字表示に
は無関係なものとなる0例えば、文字Aを、第2図にお
ける画面の文字位置(1,1)に表示する場合、従来の
デイスプレイ装置では、表示用RAM54において、1
文字区画の12ラインの各ラインに相当する番地(80
00)16,(8200)16,・・・・・・・・・(
9600)16にすべて、同一の文字コードAを記憶し
ておき、それらを読み出す必要があつた。しかしこの発
明によれば、上述のアドレス変換回路を用いているため
、(8200)16,・・・・・・(9600)16の
各番地から文字コードAを読み出す必要が生じたときは
、アドレス変換回路によつて、それら各番地をすべて(
8000)16に変換してしまい、該(8000)16
番地に記憶している文字コードAを読み出すので、(8
200)16,・・・・・・・・・(9600)16の
各番地における記憶情報は不要になる訳である。
このようにして、1文字を画面に表示させるために必要
なCPUlの処理時間は、従来の構成のそれに比し、約
12分の1にも短縮される0さらに、12番地分のアド
レス計算のために必要だつたプログラム容量が不要とな
り、プログラムROM4をそれだけ小容量にでき、安価
とすることができる。また、従来に比べてキヤラクタ表
示に必要な表示用RAMの容量を小さくできるため、独
立にキヤラクタ情報を記録するメモリを設けることも可
能となる。また以上の説明では、判別信号記録用RAM
55は、第1図の従来例の場合と同様に、6キロビツト
の容量をもち、全文字区画における各ライン毎に、その
ラインの情報がキヤラクタ情報であるかグラフイツク情
報であるかを判別表示するようにしているので、例えば
「♀」というキヤラクタ情報の或る部分ラインに対する
判別信号を、キヤラクタ表示であるFtOlからグラフ
イツク表示である81゛に置き換えることによつて、実
際の画面表示では「?」の如く表示することもできた。
なCPUlの処理時間は、従来の構成のそれに比し、約
12分の1にも短縮される0さらに、12番地分のアド
レス計算のために必要だつたプログラム容量が不要とな
り、プログラムROM4をそれだけ小容量にでき、安価
とすることができる。また、従来に比べてキヤラクタ表
示に必要な表示用RAMの容量を小さくできるため、独
立にキヤラクタ情報を記録するメモリを設けることも可
能となる。また以上の説明では、判別信号記録用RAM
55は、第1図の従来例の場合と同様に、6キロビツト
の容量をもち、全文字区画における各ライン毎に、その
ラインの情報がキヤラクタ情報であるかグラフイツク情
報であるかを判別表示するようにしているので、例えば
「♀」というキヤラクタ情報の或る部分ラインに対する
判別信号を、キヤラクタ表示であるFtOlからグラフ
イツク表示である81゛に置き換えることによつて、実
際の画面表示では「?」の如く表示することもできた。
しかし、そのようなことが必要でなければ、判別信号記
録用RAM55の番地容量を、画面に表示可能な文字の
数と等しいビツト数にまで減じることができる。何故な
らば、同一文字区画のN(N=1〜12)ライン目の情
報を表示するとき、その判別信号として同区画の1ライ
ン目の判別信号を読み出して用いればよいからである。
第5図B,cにおいて点線で囲んだ番地領域は、このこ
とつまり省略可能であることを意味している。この場合
には判別信号記録用RAM55に供給するアドレス信号
を、その下位9ビツトのみ有効とすることにより上述の
ことを実現できる。さらにまた、以上の説明では、画像
情報が表示器の輝度情報に変換されるものとして説明し
たが、輝度情報に限つたものではなく、たとえば色情報
に変換するように構成してもかまわない。
録用RAM55の番地容量を、画面に表示可能な文字の
数と等しいビツト数にまで減じることができる。何故な
らば、同一文字区画のN(N=1〜12)ライン目の情
報を表示するとき、その判別信号として同区画の1ライ
ン目の判別信号を読み出して用いればよいからである。
第5図B,cにおいて点線で囲んだ番地領域は、このこ
とつまり省略可能であることを意味している。この場合
には判別信号記録用RAM55に供給するアドレス信号
を、その下位9ビツトのみ有効とすることにより上述の
ことを実現できる。さらにまた、以上の説明では、画像
情報が表示器の輝度情報に変換されるものとして説明し
たが、輝度情報に限つたものではなく、たとえば色情報
に変換するように構成してもかまわない。
たとえば、表示用RAM54と同等のRAMを3系統用
意しそれぞれ色の3原色R.G,B信号を記録させるよ
う構成にしてもこの発明を有効に実施できるのは明らか
である。以上説明した如く、この発明によれば、キヤラ
クタおよびグラフイツク・デイスプレイ装置において従
来1文字を表示するのに必要であつた要処理時間が、1
文字区画の縦方向におけるライン数分の1に短縮される
ので、デイスプレイ装置における大幅な処理速度の向上
が可能となり、文字表示の性能が向上する。
意しそれぞれ色の3原色R.G,B信号を記録させるよ
う構成にしてもこの発明を有効に実施できるのは明らか
である。以上説明した如く、この発明によれば、キヤラ
クタおよびグラフイツク・デイスプレイ装置において従
来1文字を表示するのに必要であつた要処理時間が、1
文字区画の縦方向におけるライン数分の1に短縮される
ので、デイスプレイ装置における大幅な処理速度の向上
が可能となり、文字表示の性能が向上する。
さらに、従来必要であつた余分なアドレス計算が不要と
なるため、全体を管理するプログラム容量が減少し、プ
ログラムROMに安価なものが使用でき経済的となる利
点がある。
なるため、全体を管理するプログラム容量が減少し、プ
ログラムROMに安価なものが使用でき経済的となる利
点がある。
第1図は、キヤラクタおよびグラフイツク・デイスプレ
イ装置の従来例を示すプロツク図、第2図はかかるデイ
スプレイ装置の表示画面構成の一例を示す概念図、第3
図aは、第1図における各メモリの番地設定の1例を示
す説明図であり、第3図bは、表示用RAM54におけ
る記憶内容の内訳と判別信号記録用RAM55の記憶内
容の内訳を示す説明図であり、第3図cは、第3図bの
一部を拡大してその詳細な記憶内容を示す説明図であり
、第3図dは、グラフイツク表示の一例を示す概念図、
第4図はこの発明の一実施例を示すプロツク図、第5図
は、第4図の動作を説明するための第3図と同様な説明
図、第6図は、この発明において用いるアドレス変換回
路の一例を示す回路図、である。 図において、1はCPU,2はクロツク発生回路、3は
データRAM,4はプログラムROM)5は画像表示回
路、6は表示器、10はデータバス、11はアドレスバ
ス、12は表示アドレス信号路、51は表示タイミング
パルス発生回路、52はアドレスデコーダ回路、53は
アドレス切換回路、54は表示用RAM,55は判別信
号記録用RAM,56は画像パターン発生用ROM)5
Tは切換回路、58は並直列変換回路、59はアドレス
変換回路、を示す。
イ装置の従来例を示すプロツク図、第2図はかかるデイ
スプレイ装置の表示画面構成の一例を示す概念図、第3
図aは、第1図における各メモリの番地設定の1例を示
す説明図であり、第3図bは、表示用RAM54におけ
る記憶内容の内訳と判別信号記録用RAM55の記憶内
容の内訳を示す説明図であり、第3図cは、第3図bの
一部を拡大してその詳細な記憶内容を示す説明図であり
、第3図dは、グラフイツク表示の一例を示す概念図、
第4図はこの発明の一実施例を示すプロツク図、第5図
は、第4図の動作を説明するための第3図と同様な説明
図、第6図は、この発明において用いるアドレス変換回
路の一例を示す回路図、である。 図において、1はCPU,2はクロツク発生回路、3は
データRAM,4はプログラムROM)5は画像表示回
路、6は表示器、10はデータバス、11はアドレスバ
ス、12は表示アドレス信号路、51は表示タイミング
パルス発生回路、52はアドレスデコーダ回路、53は
アドレス切換回路、54は表示用RAM,55は判別信
号記録用RAM,56は画像パターン発生用ROM)5
Tは切換回路、58は並直列変換回路、59はアドレス
変換回路、を示す。
Claims (1)
- 1 コード符号形式をとるキャラクタ情報とパターン符
号形式をとるグラフィック情報を画面上の単位区画にお
ける複数走査ラインの各ライン毎に割りあてたアドレス
で、同一区画に属するキャラクタ情報については同一コ
ード符号で、グラフィック情報については各パターン符
号で、それぞれ記憶する表示用メモリと、前記メモリか
ら情報を読み出すためのアドレス信号を発生する表示用
アドレス信号発生回路と、該アドレス信号によつて前記
表示用メモリから読み出された情報がキャラクタ情報で
あるかグラフィック情報であるかを判別する判別回路と
、キャラクタ情報をパターン情報経変換して出力する画
像パターン発生回路と、前記表示用メモリから読み出さ
れた情報が前記判別回路によつてキャラクタ情報である
と判断されたとき、該情報を前記画像パターン発生回路
に通してパターン情報に変換する手段とを有し、キャラ
クタ情報とグラフィック情報を混在させて画面に表示す
ることのできるディスプレイ装置において、前記判別回
路からの判別出力がキャラクタ情報を表示するとき、前
記表示用アドレス信号発生回路からのアドレス信号を単
位区画内では同一のアドレスに変換して前記表示用メモ
リへ出力するアドレス変換回路を設けたことを特徴とす
るディスプレイ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54169414A JPS5948393B2 (ja) | 1979-12-27 | 1979-12-27 | デイスプレイ装置 |
US06/220,142 US4404552A (en) | 1979-12-27 | 1980-12-23 | Display device for both a character display and a graphic display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54169414A JPS5948393B2 (ja) | 1979-12-27 | 1979-12-27 | デイスプレイ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5692590A JPS5692590A (en) | 1981-07-27 |
JPS5948393B2 true JPS5948393B2 (ja) | 1984-11-26 |
Family
ID=15886150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54169414A Expired JPS5948393B2 (ja) | 1979-12-27 | 1979-12-27 | デイスプレイ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4404552A (ja) |
JP (1) | JPS5948393B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57135982A (en) * | 1981-02-13 | 1982-08-21 | Matsushita Electric Ind Co Ltd | Indicator |
US4470042A (en) * | 1981-03-06 | 1984-09-04 | Allen-Bradley Company | System for displaying graphic and alphanumeric data |
USRE33894E (en) * | 1981-08-12 | 1992-04-21 | International Business Machines Corporation | Apparatus and method for reading and writing text characters in a graphics display |
US4599611A (en) * | 1982-06-02 | 1986-07-08 | Digital Equipment Corporation | Interactive computer-based information display system |
JPS5958538A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 文字図形表示装置 |
US4639721A (en) * | 1982-10-09 | 1987-01-27 | Sharp Kabushiki Kaisha | Data selection circuit for the screen display of data from a personal computer |
JPS59187393A (ja) * | 1983-04-07 | 1984-10-24 | 三洋電機株式会社 | 表示デ−タ出力装置 |
JP2918885B2 (ja) * | 1987-03-10 | 1999-07-12 | 日本電気株式会社 | 表示制御装置 |
US4952924A (en) * | 1988-08-23 | 1990-08-28 | Acer Incorporated | Method and apparatus for address conversion in a chinese character generator of a CRTC scan circuit |
US5210825A (en) * | 1990-04-26 | 1993-05-11 | Teknekron Communications Systems, Inc. | Method and an apparatus for displaying graphical data received from a remote computer by a local computer |
JPH04237099A (ja) * | 1991-01-21 | 1992-08-25 | Mitsubishi Electric Corp | 画面表示素子 |
JPH05181454A (ja) * | 1991-06-27 | 1993-07-23 | Seiko Epson Corp | 表示方式、その制御回路および表示装置 |
US6995779B1 (en) * | 1998-01-29 | 2006-02-07 | Rohm Co., Ltd. | Driving device for a display |
US6680738B1 (en) | 2002-02-22 | 2004-01-20 | Neomagic Corp. | Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4197590A (en) * | 1976-01-19 | 1980-04-08 | Nugraphics, Inc. | Method for dynamically viewing image elements stored in a random access memory array |
GB1581440A (en) * | 1976-06-21 | 1980-12-17 | Texas Instruments Ltd | Apparatus for displaying graphics symbols |
US4122533A (en) * | 1977-06-02 | 1978-10-24 | Addressograph-Multigraph Corporation | Multiple language character generating system |
-
1979
- 1979-12-27 JP JP54169414A patent/JPS5948393B2/ja not_active Expired
-
1980
- 1980-12-23 US US06/220,142 patent/US4404552A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5692590A (en) | 1981-07-27 |
US4404552A (en) | 1983-09-13 |
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