JPS5948393B2

JPS5948393B2 - デイスプレイ装置

Info

Publication number: JPS5948393B2
Application number: JP54169414A
Authority: JP
Inventors: 茂平畠; 哲也池田; 嗣治舘内; 茂小松; 輝洋竹澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-12-27
Filing date: 1979-12-27
Publication date: 1984-11-26
Also published as: JPS5692590A; US4404552A

Description

【発明の詳細な説明】この発明は、画像情報を表示するディスプレイ装置に関
するものであり、更に詳しくは、表示画面上にキャラク
タ表示とグラフィック表示を混在させて同時に画像情報
の表示をなしうるディスプレイ装置の改良に関するもの
である。

さて、画像情報を陰極線管ＣＲＴ（ＣａｔｈｏｄｅＲａ
ｙＴｕｂｅ）などの表示装置にラスタスキャン方式で表
示するディスプレイ装置の構成方式として、一般には、
２つの方式がよく知られている。

その１つはグラフィック・ディスプレイ方式であり、も
う１つは、キャラクタ・ディスプレイ方式である。以下
、簡単にこれらの方式について述べる。グラフィック・
ディスプレイ装置は、文字や図形などの画像情報を絵素
に分解して、各絵素を゛ｏ’’（輝度なし）、″１’’
（輝度あり）の２値情報として画像メモリに記憶し、そ
の情報を表示装置のラスタスキャンの同期信号に同期さ
せて繰り返し読み出し、そのまま表示するディスプレイ
装置である。また、キャラクタ・ディスプレイ装置は、
グラフイツク・デイスプレイ装置が表示される画像情報
をそのままの形で画像メモリに記憶していたのに対し、
画像情報を符号化した情報の形で画像メモリに記憶し、
その符号化画像情報を表示装置のラスタスキヤンの同期
信号に同期させて繰り返し読み出して、あらかじめ画像
としてのパターンが記憶されているＲＯＭ（ＲｅａｄＯ
ｎｌｙＭｅｍＯｒｙ；普通キヤラクタ・ジエネレータと
呼ばれる）に供給し、そのＲＯＭの出力を表示するデイ
スプレイ装置である。それぞれ、用途に特徴があり、グ
ラフイツク・デイスプレイ装置は、細かな画像や大きな
画像の表示に適し、キヤラクタ・デイスプレイ装置は、
英数字などあらかじめ表示内容が限定されている時など
に用いるのに適している。さて、これら２つのデイスプ
レイ方式を同時に実行するデイスプレイ装置（以下、キ
ヤラクタおよびグラフイツク・デイスプレイ装置という
）の従来例を次に示す。

第１図は、キヤラクタおよびグラフイツク・デイスプレ
イ装置の構成の従来例を示すプロツク図である。また、
第２図は、このようなデイスプレイ装置の表示画面構成
の一例を示した概念図であり、横方向に２５６ビツト（
キヤラクタ３２文字分）、縦方向に１９２ラインキヤラ
クタ１６列分）の計４９１５２ビツト（６Ｋバイト）の
情報を表示できる画面構成が示されている。さらに、１
文字は横８ドツト、縦１２ラインで構成されているので
、画面全体では５１２文字の表示が可能である。第３図
ａは、第１図における各メモリの番地設定の１例を示す
説明図であり、第３図ｂは、表示用ＲＡＭ５４における
記憶内容の内訳と判別信号記録用ＲＡＭ５５の記憶内容
の内訳を示す説明図であり、第３図ｃは、第３図ｂの一
部を拡大してその詳細な記憶内容を示す説明図であり、
第３図ｄは、グラフイツク表示の一例を示す概念図であ
る０第１図、第２図および第３図を参照して従来のキヤ
ラクタおよびグラフイツク・デイスプレイ装置を説明す
る。

第１図において、１はマイクロコンピユータなどの中央
演算処理回路（以丁ＣＰＵと略記する），２はＣＰＵｌ
のクロツク信号を発生するクロツク発生回路、３はデー
タＲＡＭ，４はプログラムＲＯＭ，５は画像情報を表示
器の画面に表示可能とする画像表示回路、６はＣＲＴに
代表される表示器である。

また、１０はＣＰＵｌと各回路との間でのデータの授受
を行なう信号路、すなわちデータバスであり、１１はＣ
ＰＵｌが各回路にアドレス信号を供給するのに用いる信
号路、すなわちアドレスバスである。画像表示回路５は
、表示器６としてのＣＲＴにおけるテレビジヨン信号の
水平・垂直同期信号や表示用のアドレス信号を発生する
表示タイミングパルス発生回路５１，ＣＰＵ１から画像
表示回路５が選択された事を検出するアドレスデコーダ
回路５２、アドレスバス１１と表示タイミングパルス発
生回路５１からの表示アドレス信号路１２とをアドレス
デコーダ回路５２からの出力信号によつて切り換えるア
ドレス切換回路５３、表示器６の表示画面と対応した位
置関係において画像情報を記憶するメモリ回路（以不表
示用ＲＡＭと称する）５４、表示用ＲＡＭ５４に記憶さ
れた画像情報が符号化画像情報であるかないかを示す情
報を記憶するメモリ回路（以丁判別信号記録用ＲＡＭと
称する）５５、および画像パターン発生用ＲＯＭ５６、
判別信号記録用ＲＡＭ５５の出力信号によつて表示用Ｒ
ＡＭ５４の出力信号と画像パターン発生用ＲＯＭ５６の
出力信号とを切り換えて出力する切換回路５７、および
、切換回路５７からの並列信号を直列信号に変換する並
列直列変換回路５８から構成される。かかる画像表示回
路５は、ＣＰＵｌの入出力回路に相当し、実際のデイス
プレイ装置ではこの他キーボードなどの入出力回路が、
データバス１０、アドレスバス１１を介して接続される
のが一般的であるが、本発明の本質とは直接関係ないた
め省略しているＯ初めに、第１図の回路で重要な働きを
するＣＰＵｌの動作について説明する。

第１図において、ＣＰＵｌはいわゆるマイクロコンピユ
ータの中央演算処理回路である。ＣＰＵｌは通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明の便宜
上８ビツト並列演算処理可能なＣＰＵとし、アドレスノ
Ｓス１１は１６本の並列線路から成つているものとする
。すなわちＣＰＵｌは０番地から２！６−１＝６５５３
５番地（１６進数で表現するとＦＦＦＦ番地となり表現
上簡単となるため、以下番地表現は１６進数とする）ま
での番地信号の出力が可能となる。また、データバス１
０は、８本の並列線路から成つており、ＣＰＵＩから各
メモリ回路（プログラムＲＯＭ４、データＲＡＭ３、表
示用ＲＡＭ５４、判別信号記録用ＲＡＭ５５）へ並列８
ビツトの信号を送出したり、また逆に信号をＣＰＵＩへ
取り込んだりする信号路である。一般にマイクロコンピ
ユータシステムでは、第１図に示したようにＣＰＵＩと
各回路とが同一アドレス１１および同一データバス１０
で結合されている。このため、各回路を分離するために
、各回路ごとに異なつた番地を割り付けている。この番
地割付の一例を示したのが、第３図ａである。第３図ａ
では、プログラムＲＯＭは（ＦＯＯＯ），６番地から（
ＦＦＦＦ），６番地までの計４０９６番地、データＲＡ
Ｍ３は（００００），，番地から（０ＦＦＦ），，番地
までの計４０９６番地、表示用ＲＡＭ５４には、（８０
００），６番地から（９７ＦＦ），６番地までの計６１
４４番地、判別信号記録用ＲＡＭ５５には（ＡＯＯＯ）
，６番地から（Ｂ７ＦＦ），６番地までの計６１４４番
地が割り付けられている。マイクロコンピユータも通常
の電子計算機と同様プログラム蓄積方式であるため、プ
ログラムＲＯＭ４には、第１図のシステムを動作させる
ための処理手順（プログラム）が記憶されている。

プログラムＲＯＭ４は、第３図ａで示す様に、（ＦＯＯ
Ｏ），６番地から（ＦＦＦＦ），６番地までの４０９６
番地を占め、ＣＰＵＩのアドレス１１からの番地情報に
よつてその記憶内容がデータバス１０に読み出される。
この記憶内容はＣＰＵＩにより取り込まれ、命令として
解読され、このシステムを動作させる。すなわち、ＣＰ
ＵＩの内部には通常プログラム計数器が設けられており
、この計数器の示す値が実行中の命令の入つているプロ
グラムＲＯＭ４の番地を定める。ＣＰＵＩはプログラム
ＲＯＭ４の記憶内容を命令として解読し、データＲＡＭ
３や表示用ＲＡＭ５４の記憶内容を変更したり、他の入
出力回路とデータを授受してシステム全体を動作させる
。以上がＣＰＵＩの一般的動作の説明である。

次にＣＰＵＩが画像情報を表示器６に表示するための画
像表示回路５について説明する。第１図において、ＣＰ
ＵＩが表示用ＲＡＭ５４および判別信号記録用ＲＡＭ５
５と画像情報の授受を行なう期間は、アドレスデコーダ
回路５２が検知し、その期間のみアドレス切換回路５３
をアドレスバス１１側に切り換えで、ＣＰＵＩとＲＡＭ
５４，５５との情報の授受を可能とする。一方、他の期
間においては、ＲＡＭ５４，５５のアドレス信号として
、表示タイミングパルス発生回路５１から表示アドレス
信号路１２を介してタイミングパルスが供給されるよう
アドレス切換回路５３が切り換えられ、それによつてＲ
ＡＭ５４，５５に記憶されている情報が読み出される。
表示用ＲＡＭ５４から読み出された画像情報は、そのま
ま切換回路５Ｔの一方の入力に供給されるものと、画像
パターン発生用ＲＯＭ５６を経て切換回路５Ｔのもう一
方の入力に供給されるものとがある。判別信号記録用Ｒ
ＡＭ５５は、表示用ＲＡＭ５４から読み出された画像情
報が符号化画像情報（キヤラクタ情報）であるかパター
ン画像情報（グラフイツク情報）であるかを判別してそ
の判別信号を出力する。判別信号が゛゜１’’であつて
グラフイツク情報を意味するときには、表示用ＲＡＭ５
４からの読み出し画像情報をそのまま並列直列変換回路
５８へ、また判別信号が゛゛ｏ’’であつてキヤラクタ
情報を意味するときには、表示用ＲＡＭ５４からの読み
出し符号化画像情報を画像パターン発生ＲＯＭ５６を通
して画像パターンに変換してから並列直列変換回路５８
へ、供給するように切換回路５ＴをＲＡＭ５５の判別信
号が切り換える。並列直列変仰回路５８に供給された画
像情報は、表示器６に入力可能な信号に変換されて出力
される。第２図に、このようにして表示器６に表示され
る画像の一例を示すが、表示される画像情報は、第３図
ａで（８０００），６番地から（９７ＦＦ），，番地の
計６１４４番地を持つ表示用ＲＡＭ５４に記憶された画
像情報と１対１の対応をもつている。第２図の画面構成
において、横は３２文字分、縦は１６文字分、合計で
３２×１６＝５１２文字の表示が可能であることは先に
も述べた。横３２文字の文字位置を、１，２，３・・・
・・・３２と表示し、縦１６文字の１６列を、１，２
，・・・・・・１６と表示してある。そこで第２図にお
いて、文字Ａの位置を（１，１）、文字Ｂの位置を（２
，１）、文字Ｘの位置を（３０，１６）の如く表現する
ものとする。また１文字区画は、文字位置（３２，１）
の拡大図（文字イを表示）にみられる如く、どの区画も
横８ドツト、縦１２ラインで構成されている。すなわち
、一番上の１ライン分８ビツト、次の２ライン目の８ビ
ツト、以下同様にして１２ライン目の８ビツトまで、の
情報が与えられて、１文字を表現することができる。表
示用ＲＡＭ５４の記憶内容の内訳は第３図ｂに示す如く
である。

すなわち、第２図における文文位置（１，１）から（３
２，１６）に至るまでの全文字区画の、１ライン目の画
像情報だけ（全部で５１２バイト）まとめて、第３図ｃ
に示す如く、（８０００），６番地から（８１ＦＦ）１
６番地まで、−つの番地に１ライン分８ビツトずつ記憶
する。同様に、全文字区画の２ライン目の画像情報（同
じく５１２バイト）を、第３図ｃに示す如く、（８２０
０）］６番地から（８３ＦＦ）］６番地までに、一つの
番地に１ライン分８ビツトずつ記憶する。以下、全文字
区画の１２ライン目まで同様である。第２図の画面構成
において、文字位置（３２，１）の文字区画がグラフイ
ツク表示であり、他の文字区画はキヤラクタ表示である
ものとする。

キヤラクタ表示の場合には符号化情報を、グラフイツク
表示の場合にはパターン情報をＲＡＭ５４は記憶する。
従つて第３図ｃに示すように、（８０００），６番地に
は、文字位置（１，１）の文字Ａのコードが、（８００
１），６番地には文字位置（１，２）の文字Ｂのコード
が、というように次々に記憶され、（８０１Ｆ），６番
地には、文字位置（３２，１）の文字イの１ライン目の
パターン情報（０００００００１）が記憶される０以下
、同様にしで（８１ＦＦ）１６番地には文字Ｚのコード
が記憶される〇文字区画の２ライン目の情報についても
、（８２００），６番地には文字Ａのコードを、（８２
０１）１６番地には文字Ｂのコードを、というように記
憶し、（８２１Ｆ），６番地には、文字位置（３２，１
）の文字イの２ライン目のパターン情報（００００００
１０）を記憶し、以下、（８３ＦＦ）１６番地に文字Ｚ
のコードを記憶する。

文字区画の１２ライン目の画像情報まで、以下同様にし
て表示用ＲＡＭ５４に記憶される〇従つて表示タイミン
グパルス発生回路５１が発生する表示アドレス信号は、
第３図ｃの（８０００），，番地の内容が第２図の画面
の文字位置（１，１）の第１ライン目に、（８００１）
１６番地の内容が文字位置（２，１）の第１ライン目に
、以下同様に、（８０１Ｆ）１６番地の内容が文字位置
（３２，１）の第１ライン目にそれぞれ表示されるよう
に機能する。

したがつて、グラフイツク情報については、５１２バイ
トおきに、１ライン分８ビツトのパターン情報をそれぞ
れ１２ライン目まで表示用ＲＡＭ５４において記憶する
が、キヤラクタ情報については、５１２バイトおきに、
同一の符号化情報（例えば文字ＡならＡのコード）を繰
り返し記憶する必要がある。一方、判別信号記録用ＲＡ
Ｍ５５の（ＡＯＯＯ），６番地から（Ｂ７ＦＦ）１６番
地に記憶されている判別信号（１ビツト）は、表示用Ｒ
ＡＭ５４の（８０００）１６番地から（９７ＦＦ）１６
番地に記憶されている内容に対応すると共に、該内容が
キヤラクタ情報であるときは″Ｏ′５、グラフイツク情
報であるときは０１″の値をとり、その対応関係は第３
図ｃに示されている。

そして（８０００）１６番地から（９７ＦＦ）１６番地
の表示用ＲＡＭ５４は、（ＡＯＯＯ）１６番地から（Ｂ
７ＦＦ）１６番地の判別信号記録用ＲＡＭ５５と同時に
読み出される。これら２つのＲＡＭ５４，５５を同時に
読み出すことは、これらのアドレスの上位４ビツトが２
進数表現で（１０００）２と（１０１０），というよう
に、上位３ビツト目の″０１，６１１が反転しているの
みなので、表示タイミングパルス発生回路５１からアド
レス切換回路５３を経て供給される表示アドレス信号を
、下位１３ビツトのみ有効とすることで実現される。こ
のように、表示用ＲＡＭ５４と、判別信号記録用ＲＡＭ
５５は、表示される１文字区画の１２ラインに対応して
第３図ｂに示すように１２分割され、第３図ｃに示すよ
うに８ビツトと１ビツトの情報をそれぞれ記憶する。判
別信号記録用ＲＡＭ５５に記憶される１ビツトの情報は
、表示用ＲＡＭ５４に記憶された対応する８ビツトの画
像情報が、キヤラクタ・デイスプレイ用として記憶され
た情報（キヤラクタ情報）なのかグラフイツク・デイス
プレイ用として記憶された情報（グラフイツク情報）な
のかを示し、第３図ｃに示したように、それがグラフイ
ツク・デイスプレイ用として記憶された情報の場合には
、記憶されたそのままのパターン符号で表示画像情報を
第３図ｄに示すように表示器６において組みたて表示す
る換以上述べたように、従来のキヤラクタおよびグラフ
イツクデイスプレイ装置の表示回路では、キヤラクタ・
デイスプレイのための符号化画像情報（文字コード）を
、グラフイツク・デイスプレイのためのパターン情報と
同様に、１文字区画を構成するライン数（本例では１２
）だけ異なる番地にそれぞれ記憶しなければならず、１
文字を表示するために必要なＣＰＵＩの処理時間が長く
かかるという欠点を有していた。

さらに、複数の異なる番地に同一の符号化画像情報を記
憶しなければならず、番地計算のために必要なプログラ
ム容量が大きくなり、プログラムＲＯＭ４が高価になる
という欠点も有していた。この発明は、上述の如き、従
来のキヤラクタおよびグラフイツク・デイスプレイ装置
の欠点を除去するためになされたものであり、従つてこ
の発明の目的は、１文字を表示するために必要なＣＰＵ
Ｉの処理時間が短くてすみ、番地計算のために必要なプ
ログラム容量も低減できるところのキヤラクタおよびグ
ラフイツク・デイスプレイ装置を提供することにある。

この発明の構成の要点は、画像情報を記憶する複数個の
表示用メモリ番地を等価な１つのメモリ番地に変換する
アドレス変換回路を新しく設け、判別信号記録用メモリ
より出力される判別信号を上記変換回路に供給し、該判
別信号がキヤラクタ・デイスプレイを表示した場合のみ
、上記変換回路を働かせる構成とした点にある。

次に図を参照して、この発明の一実施例を詳細に説明す
る。

第４図は、この発明の一実施例を示すプロツク図であり
、第１図と同一回路部分には同一符号を用いている。

第４図において、５９は、アドレス切換回路５３より供
給されるアドレス信号を特定のアドレスへ変換するアド
レス変換回路である。さらに、第５図は、第４図の動作
を説明するための第３図と同様な説明図である。さて、
第４図において、アドレス変換回路５９は、判別信号記
録用ＲＡＭ５５の出力信号がキヤラクタ情報を表示する
ものであるとき、表示画面における１文字区画のＮライ
ン目（但しＮは１〜１２）の画像情報が記憶されている
アドレスを、例えば１ライン目の画像情報が記憶されて
いるアドレスに変換する回路であり、これだけが第１図
の構成と異なつている。

たとえば、第５図ｃで、判別信号（判別信号記録用ＲＡ
Ｍ５５の出力する１ビツト情報）が、キヤラクタ情報を
示ず゜０’’の時には、第２図の文字位置（１，１）に
おける１２ラインのそれぞれに相当する番地である。（
８０００），６，（８２００），６，（８４００），
，・・・・・・（９６００），６の１２種の番地を、
その中の特定の一つである（８０００），６番地に変換
し、変換した番地を表示用ＲＡＭ５４に供給する。一方
、判別信号がグラフイツク情報を示す″１’’の時には
、このアドレス変換を行なわないで、直接表示用ＲＡＭ
５４に変換しないままの番地を供給する。第５図の番地
設定例の場合には、このアドレス変換は次表に示すよう
に、表示アドレス信号１３ビツトのうち、上位４ビツト
目までをすべて゛ｏ’’に変換する回路を構成すればよ
く、かかる変換回路の一例を第６図に示す。第６図に示
す変換回路５９では、判別信号記録用ＲＡＭ５５の出力
が″ｏ’’のとき、アンドゲートＡ，乃至Ａ４を閉じ、
入力される表示アドレス信号の上位４ビツトを（０００
０）２に変換して出力するものである。

このような変換回路５９を用いることによつて、１文字
を画面に表示させるために必要な１２ライン分の番地情
報は表示用ＲＡＭににおける１つの番地のコード情報に
よつてすべて得られるため、第５図ｃに示すように、１
文字区画における２ライン目以降の各ラインに相当する
番地の情報は、どんなものであつてもよく、文字表示に
は無関係なものとなる０例えば、文字Ａを、第２図にお
ける画面の文字位置（１，１）に表示する場合、従来の
デイスプレイ装置では、表示用ＲＡＭ５４において、１
文字区画の１２ラインの各ラインに相当する番地（８０
００）１６，（８２００）１６，・・・・・・・・・（
９６００）１６にすべて、同一の文字コードＡを記憶し
ておき、それらを読み出す必要があつた。しかしこの発
明によれば、上述のアドレス変換回路を用いているため
、（８２００）１６，・・・・・・（９６００）１６の
各番地から文字コードＡを読み出す必要が生じたときは
、アドレス変換回路によつて、それら各番地をすべて（
８０００）１６に変換してしまい、該（８０００）１６
番地に記憶している文字コードＡを読み出すので、（８
２００）１６，・・・・・・・・・（９６００）１６の
各番地における記憶情報は不要になる訳である。

このようにして、１文字を画面に表示させるために必要
なＣＰＵｌの処理時間は、従来の構成のそれに比し、約
１２分の１にも短縮される０さらに、１２番地分のアド
レス計算のために必要だつたプログラム容量が不要とな
り、プログラムＲＯＭ４をそれだけ小容量にでき、安価
とすることができる。また、従来に比べてキヤラクタ表
示に必要な表示用ＲＡＭの容量を小さくできるため、独
立にキヤラクタ情報を記録するメモリを設けることも可
能となる。また以上の説明では、判別信号記録用ＲＡＭ
５５は、第１図の従来例の場合と同様に、６キロビツト
の容量をもち、全文字区画における各ライン毎に、その
ラインの情報がキヤラクタ情報であるかグラフイツク情
報であるかを判別表示するようにしているので、例えば
「♀」というキヤラクタ情報の或る部分ラインに対する
判別信号を、キヤラクタ表示であるＦｔＯｌからグラフ
イツク表示である８１゛に置き換えることによつて、実
際の画面表示では「？」の如く表示することもできた。

しかし、そのようなことが必要でなければ、判別信号記
録用ＲＡＭ５５の番地容量を、画面に表示可能な文字の
数と等しいビツト数にまで減じることができる。何故な
らば、同一文字区画のＮ（Ｎ＝１〜１２）ライン目の情
報を表示するとき、その判別信号として同区画の１ライ
ン目の判別信号を読み出して用いればよいからである。
第５図Ｂ，ｃにおいて点線で囲んだ番地領域は、このこ
とつまり省略可能であることを意味している。この場合
には判別信号記録用ＲＡＭ５５に供給するアドレス信号
を、その下位９ビツトのみ有効とすることにより上述の
ことを実現できる。さらにまた、以上の説明では、画像
情報が表示器の輝度情報に変換されるものとして説明し
たが、輝度情報に限つたものではなく、たとえば色情報
に変換するように構成してもかまわない。

たとえば、表示用ＲＡＭ５４と同等のＲＡＭを３系統用
意しそれぞれ色の３原色Ｒ．Ｇ，Ｂ信号を記録させるよ
う構成にしてもこの発明を有効に実施できるのは明らか
である。以上説明した如く、この発明によれば、キヤラ
クタおよびグラフイツク・デイスプレイ装置において従
来１文字を表示するのに必要であつた要処理時間が、１
文字区画の縦方向におけるライン数分の１に短縮される
ので、デイスプレイ装置における大幅な処理速度の向上
が可能となり、文字表示の性能が向上する。

さらに、従来必要であつた余分なアドレス計算が不要と
なるため、全体を管理するプログラム容量が減少し、プ
ログラムＲＯＭに安価なものが使用でき経済的となる利
点がある。

【図面の簡単な説明】

第１図は、キヤラクタおよびグラフイツク・デイスプレ
イ装置の従来例を示すプロツク図、第２図はかかるデイ
スプレイ装置の表示画面構成の一例を示す概念図、第３
図ａは、第１図における各メモリの番地設定の１例を示
す説明図であり、第３図ｂは、表示用ＲＡＭ５４におけ
る記憶内容の内訳と判別信号記録用ＲＡＭ５５の記憶内
容の内訳を示す説明図であり、第３図ｃは、第３図ｂの
一部を拡大してその詳細な記憶内容を示す説明図であり
、第３図ｄは、グラフイツク表示の一例を示す概念図、
第４図はこの発明の一実施例を示すプロツク図、第５図
は、第４図の動作を説明するための第３図と同様な説明
図、第６図は、この発明において用いるアドレス変換回
路の一例を示す回路図、である。図において、１はＣＰＵ，２はクロツク発生回路、３は
データＲＡＭ，４はプログラムＲＯＭ）５は画像表示回
路、６は表示器、１０はデータバス、１１はアドレスバ
ス、１２は表示アドレス信号路、５１は表示タイミング
パルス発生回路、５２はアドレスデコーダ回路、５３は
アドレス切換回路、５４は表示用ＲＡＭ，５５は判別信
号記録用ＲＡＭ，５６は画像パターン発生用ＲＯＭ）５
Ｔは切換回路、５８は並直列変換回路、５９はアドレス
変換回路、を示す。

Claims

【特許請求の範囲】

１コード符号形式をとるキャラクタ情報とパターン符
号形式をとるグラフィック情報を画面上の単位区画にお
ける複数走査ラインの各ライン毎に割りあてたアドレス
で、同一区画に属するキャラクタ情報については同一コ
ード符号で、グラフィック情報については各パターン符
号で、それぞれ記憶する表示用メモリと、前記メモリか
ら情報を読み出すためのアドレス信号を発生する表示用
アドレス信号発生回路と、該アドレス信号によつて前記
表示用メモリから読み出された情報がキャラクタ情報で
あるかグラフィック情報であるかを判別する判別回路と
、キャラクタ情報をパターン情報経変換して出力する画
像パターン発生回路と、前記表示用メモリから読み出さ
れた情報が前記判別回路によつてキャラクタ情報である
と判断されたとき、該情報を前記画像パターン発生回路
に通してパターン情報に変換する手段とを有し、キャラ
クタ情報とグラフィック情報を混在させて画面に表示す
ることのできるディスプレイ装置において、前記判別回
路からの判別出力がキャラクタ情報を表示するとき、前
記表示用アドレス信号発生回路からのアドレス信号を単
位区画内では同一のアドレスに変換して前記表示用メモ
リへ出力するアドレス変換回路を設けたことを特徴とす
るディスプレイ装置。