JPS61190624A - グラフイツク表示画面のハ−ドコピ−方式 - Google Patents
グラフイツク表示画面のハ−ドコピ−方式Info
- Publication number
- JPS61190624A JPS61190624A JP60030094A JP3009485A JPS61190624A JP S61190624 A JPS61190624 A JP S61190624A JP 60030094 A JP60030094 A JP 60030094A JP 3009485 A JP3009485 A JP 3009485A JP S61190624 A JPS61190624 A JP S61190624A
- Authority
- JP
- Japan
- Prior art keywords
- graphic
- memory
- display
- pattern
- areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Printers Characterized By Their Purpose (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、グラフィックディスプレイ装置におけるグラ
フィック表示画面のハードコピー方式に関するものであ
る。
フィック表示画面のハードコピー方式に関するものであ
る。
［従来の技術］
周知のように、ＣＲＴディスプレイ装置では表示画面に
グラフィックパターンを表示する際に、表示画面におけ
る多数の表示画素の各位置にそれぞれ対応したアドレス
を有するグラフィックメモリに、表示すべきグラフィッ
クパターンを書込んだ１麦、表示画素の位置を指定する
アドレス信号によってグラフィックメモリに書込んだグ
ラフィックパターンを読出し、１表示画素単位のビデオ
信号に変換して表示部の輝度変調信号として入力するよ
うに構成している。
グラフィックパターンを表示する際に、表示画面におけ
る多数の表示画素の各位置にそれぞれ対応したアドレス
を有するグラフィックメモリに、表示すべきグラフィッ
クパターンを書込んだ１麦、表示画素の位置を指定する
アドレス信号によってグラフィックメモリに書込んだグ
ラフィックパターンを読出し、１表示画素単位のビデオ
信号に変換して表示部の輝度変調信号として入力するよ
うに構成している。
ところで、この種のグラフィックディスプレイ装置にお
いては、グラフィックパターンの表示系とは別に、所定
の文字パターンを同じ表示部に表示させる文字表示系を
並設したものが多い。この文字表示系は、表示画面にお
ける多数の文字表示位置に１対１に対応したアドレスを
有するリフレッシュメモリに対し表示すべき文字の文字
コードを書込み、各表示位置を指定するアドレス信号に
よってそれぞれ対応する文字コードを読出し、ざらにこ
の文字コードを文字発生器に入力して当該文字コードに
対応したフォントデータを発生させ、このフォントデー
タを１画素単位のビデオ信号に変換の後、グラフィック
パターンのビデオ信号と論理和をとって表示部に入力す
るように構成される。
いては、グラフィックパターンの表示系とは別に、所定
の文字パターンを同じ表示部に表示させる文字表示系を
並設したものが多い。この文字表示系は、表示画面にお
ける多数の文字表示位置に１対１に対応したアドレスを
有するリフレッシュメモリに対し表示すべき文字の文字
コードを書込み、各表示位置を指定するアドレス信号に
よってそれぞれ対応する文字コードを読出し、ざらにこ
の文字コードを文字発生器に入力して当該文字コードに
対応したフォントデータを発生させ、このフォントデー
タを１画素単位のビデオ信号に変換の後、グラフィック
パターンのビデオ信号と論理和をとって表示部に入力す
るように構成される。
さて、このようにグラフィックパターンの表示系と文字
パターンの表示系とを並設したグラフィックディスプレ
イ装置において、ざらに表示画面の内容をハードコピー
として出力するように構成したものがある。
パターンの表示系とを並設したグラフィックディスプレ
イ装置において、ざらに表示画面の内容をハードコピー
として出力するように構成したものがある。
このハードコピー機能を付加したグラフィックディスプ
レイ装置においては、表示画面の内容をハードコピーと
して出力する際に、文字パターンおよびグラフィックパ
ターンを表示させる場合と同様にリフレッシュメモリ、
文字発生器およびグラフィックメモリをアクセスし、表
示内容に対応したフォントデータおよびグラフィックパ
ターンを読出し、これにプリンタなどの記録装置のデー
タ入力規格に合わせる変換操作を行った後、記録装置に
入力するようにしている。
レイ装置においては、表示画面の内容をハードコピーと
して出力する際に、文字パターンおよびグラフィックパ
ターンを表示させる場合と同様にリフレッシュメモリ、
文字発生器およびグラフィックメモリをアクセスし、表
示内容に対応したフォントデータおよびグラフィックパ
ターンを読出し、これにプリンタなどの記録装置のデー
タ入力規格に合わせる変換操作を行った後、記録装置に
入力するようにしている。
［発明が解決しようとする問題点］
ところが、上述した従来のグラフィックディスプレイ装
置では、表示画面のハードコピーを出力する際に、表示
画面の表示内容が文字パターンのみである場合にもリフ
レッシュメモリ、文字発生器およびグラフィックメモリ
をアクセスしている。
置では、表示画面のハードコピーを出力する際に、表示
画面の表示内容が文字パターンのみである場合にもリフ
レッシュメモリ、文字発生器およびグラフィックメモリ
をアクセスしている。
このため、ハードコピーを出力する際の処理時間が長く
なり、スループットの向上が望めないという問題点があ
った。特に、グラフィックメモリはその記憶容量が非常
に大きいため、スループットに与える影響も非常に大き
なものとなっていた。
なり、スループットの向上が望めないという問題点があ
った。特に、グラフィックメモリはその記憶容量が非常
に大きいため、スループットに与える影響も非常に大き
なものとなっていた。
本発明はこのような事情に鑑みなされたもので、その目
的はハードコピー出力速度を向上ざぜることができるグ
ラフィックディスプレイ装置を提供することにある。
的はハードコピー出力速度を向上ざぜることができるグ
ラフィックディスプレイ装置を提供することにある。
「問題点を解決するための手段］
本発明は、グラフィックメモリの記録領域を複数領域に
分割し、各領域に表示すべきグラフィックパターンが存
在するか否かを検出する検出手段を設け、グラフィック
パターンのハードコピー出力時にはこの検出手段の検出
結果に基づき表示すべきグラフィックパターンが存在す
る記憶領域のみをアクセスするようにしたものである。
分割し、各領域に表示すべきグラフィックパターンが存
在するか否かを検出する検出手段を設け、グラフィック
パターンのハードコピー出力時にはこの検出手段の検出
結果に基づき表示すべきグラフィックパターンが存在す
る記憶領域のみをアクセスするようにしたものである。
［作用］
グラフィックメモリに対するアクセスは表示すぺぎグラ
フィックパターンが存在りる記録領域についてのみ行な
われ、このアクセスの結果読出されたグラフィックパタ
ーンが記録手段に入力される。
フィックパターンが存在りる記録領域についてのみ行な
われ、このアクセスの結果読出されたグラフィックパタ
ーンが記録手段に入力される。
［実施例コ
第１図は本発明の一実施例を示すブロック図であり、グ
ラフィックメモリ１．このグラフィックメモリ１から読
出されたグラフィックパターンを１画素単位のグラフィ
ックビデオ信号ＧＳＩＲに変換してシリアルに出力する
並列／直列変換器２、グラフィックビデオ信号ＧＳＩＲ
と図示しない文字表示系から入力される文字ビデオ信号
Ｃ３ｌＲとの論理和信号を形成し表示装置３に輝度変調
信号として入力するオアゲート４、表示装置３のラスク
スキャンに同期した水平同期信号Ｈ３ＹＮＣおよび垂直
同期信＠ＶＳＹＮＣならびに表示画素位置を順次指定す
る表示アドレス信号ＤＡＤＲを発生するタイミング信号
発生回路５、新たなグラフィックパターンの書込みアド
レス信号またはハードコピー出力時の読出しアドレス信
８ＡＤＲ。
ラフィックメモリ１．このグラフィックメモリ１から読
出されたグラフィックパターンを１画素単位のグラフィ
ックビデオ信号ＧＳＩＲに変換してシリアルに出力する
並列／直列変換器２、グラフィックビデオ信号ＧＳＩＲ
と図示しない文字表示系から入力される文字ビデオ信号
Ｃ３ｌＲとの論理和信号を形成し表示装置３に輝度変調
信号として入力するオアゲート４、表示装置３のラスク
スキャンに同期した水平同期信号Ｈ３ＹＮＣおよび垂直
同期信＠ＶＳＹＮＣならびに表示画素位置を順次指定す
る表示アドレス信号ＤＡＤＲを発生するタイミング信号
発生回路５、新たなグラフィックパターンの書込みアド
レス信号またはハードコピー出力時の読出しアドレス信
８ＡＤＲ。
を出力すると共に、グラフィックメモリ１との間でグラ
フィックパターンデータＧＤの送受を行う制御手段とし
ての処理装置６を備えている。ざらに、グラフィックメ
モリ１の記録領域を例えば第２図に示すようにｍ本の走
査線単位でｎ個のメモリ領１或Ｙ１〜Ｙｎに分割した際
に、各領域Ｙ１〜Ｙ口にグラフィックパターンが存在す
るか否かを検出する検出回路７を備えている。
フィックパターンデータＧＤの送受を行う制御手段とし
ての処理装置６を備えている。ざらに、グラフィックメ
モリ１の記録領域を例えば第２図に示すようにｍ本の走
査線単位でｎ個のメモリ領１或Ｙ１〜Ｙｎに分割した際
に、各領域Ｙ１〜Ｙ口にグラフィックパターンが存在す
るか否かを検出する検出回路７を備えている。
このうら、検出回路７は水平同期信号Ｈ３ＹＮＣをカウ
ントし、そのカウント（直がｍに達するたびにブロック
境界信号ｍを出力する１／ｍ分周器７０と、イ言＠ｍを
カウントしてそのカウント（直をメモリ領ｉｔ！、 Ｙ
１〜Ｙｎの番号ｎを示す信号として出力するｎ進カウ
ンタ７１と、信号ｎの値をデコー、ドしてメモリ領域Ｙ
１〜Ｙｎの各領域を示す信ＳＶ１〜ｙｎを出力するデコ
ーダ７２と、信号ｙ１〜ｙｎとグラフィックビデオ信号
ＧＳＩＲとの論理積を求めるアンド回路７３と、アンド
回路７３のｎ個のアントゲ−１０１〜０口に対応したビ
ット数を有し、それぞれ対応するビットがアンドゲート
Ｇ１〜Ｇｎの論理積信号によってセットされるラッチ７
４とから構成されている。なお、８はグラフィックメモ
リ１に入力するアドレス信号を表示アドレス信号ＡＤＲ
ｏに切換えるマルチプレクサであり、グラフィックパタ
ーンを表示さぜる時には表示アドレス信号ＤＡＤＲを選
択出力し、ハードコピー出力時または新たなグラフィッ
クパターンの書込み時にはアドレス信号ＡＤＲＯを選択
して出力する。
ントし、そのカウント（直がｍに達するたびにブロック
境界信号ｍを出力する１／ｍ分周器７０と、イ言＠ｍを
カウントしてそのカウント（直をメモリ領ｉｔ！、 Ｙ
１〜Ｙｎの番号ｎを示す信号として出力するｎ進カウ
ンタ７１と、信号ｎの値をデコー、ドしてメモリ領域Ｙ
１〜Ｙｎの各領域を示す信ＳＶ１〜ｙｎを出力するデコ
ーダ７２と、信号ｙ１〜ｙｎとグラフィックビデオ信号
ＧＳＩＲとの論理積を求めるアンド回路７３と、アンド
回路７３のｎ個のアントゲ−１０１〜０口に対応したビ
ット数を有し、それぞれ対応するビットがアンドゲート
Ｇ１〜Ｇｎの論理積信号によってセットされるラッチ７
４とから構成されている。なお、８はグラフィックメモ
リ１に入力するアドレス信号を表示アドレス信号ＡＤＲ
ｏに切換えるマルチプレクサであり、グラフィックパタ
ーンを表示さぜる時には表示アドレス信号ＤＡＤＲを選
択出力し、ハードコピー出力時または新たなグラフィッ
クパターンの書込み時にはアドレス信号ＡＤＲＯを選択
して出力する。
以上の構成において、表示装置３に表示すべきグラフィ
ックパターンのデータＧＤは、マルチプレクサ８をアド
レス信号ＡＤＲＯの側に切換え、アドレス信号ＡＤＲＯ
をグラフィックメモリ１に入力した状態でデータＧＤを
処理装置６からグラフィックメモリ１に対して供給する
ことによって書込まれる。この後、マルチプレクサ８を
表示アドレス信号ＤＡＤＲの側へ切換え、表示アドレス
信号ＤＡＤＲをグラフィックメモリ１に入力することに
より、グラフィックメモリ１に記憶されたグラフィック
パターンデータＧＤは表示装置３のラスクスキャンに同
期して読出され、並列／直列変換器２によって１画素用
位のグラフィックビデオ信号ＧＳＩＲに変換され、オア
ゲート４を介して表示装置３に入力される。これにより
、グラフィックメモリ１の記憶内容に対応したグラフィ
ックパターンか表示装置３の表示画面に表示される。
ックパターンのデータＧＤは、マルチプレクサ８をアド
レス信号ＡＤＲＯの側に切換え、アドレス信号ＡＤＲＯ
をグラフィックメモリ１に入力した状態でデータＧＤを
処理装置６からグラフィックメモリ１に対して供給する
ことによって書込まれる。この後、マルチプレクサ８を
表示アドレス信号ＤＡＤＲの側へ切換え、表示アドレス
信号ＤＡＤＲをグラフィックメモリ１に入力することに
より、グラフィックメモリ１に記憶されたグラフィック
パターンデータＧＤは表示装置３のラスクスキャンに同
期して読出され、並列／直列変換器２によって１画素用
位のグラフィックビデオ信号ＧＳＩＲに変換され、オア
ゲート４を介して表示装置３に入力される。これにより
、グラフィックメモリ１の記憶内容に対応したグラフィ
ックパターンか表示装置３の表示画面に表示される。
一方、グラフィックパターンのハードコピーを出力する
場合、処理装置６はラッチ７４の記憶内容をリセットし
た後、表示アドレス信号ＤＡＤＲによってグラフィック
メモリ１をアクセスさせ、グラフィックメモリ１に記憶
されたデータＧＤに基づくグラフィックパターンを表示
装置３に表示させる。
場合、処理装置６はラッチ７４の記憶内容をリセットし
た後、表示アドレス信号ＤＡＤＲによってグラフィック
メモリ１をアクセスさせ、グラフィックメモリ１に記憶
されたデータＧＤに基づくグラフィックパターンを表示
装置３に表示させる。
この時の表示動作によってグラフィックメモリ１の記憶
領域Ｙ１〜ｙｎのそれぞれに１画素でもグラフィックデ
ータＧＤが記憶されていれば、このグラフィックデータ
ＧＤをビデオ信号に変換した信号ＧＳＩＲと各記憶前１
ｔｊ、Ｙ１〜Ｙｎを示７信号ｙ１〜ｙｎとの論理積が成
立する。このため、アンド回路７３の各ゲートＧ１〜（
３ｎからＩｆ １ ＩＴの一致信号が出力され、ラッチ
７４の各ビットがセットされる。しかし、記憶領域Ｙ１
〜Ｙｎのうち例えばＹｌのみしかデータＧＤが記憶され
ていなければ、ゲートＧ２〜Ｇｎの論理積は成立せず、
ラッチ７４においてはグー１〜Ｇ１に対応するビットの
みがセットされ、残りのビットはセットされない。すな
わち、ラッチ７４においては１画素でもグラフィックデ
ータＧＤが存在する記憶領域を示す情報が記憶される。
領域Ｙ１〜ｙｎのそれぞれに１画素でもグラフィックデ
ータＧＤが記憶されていれば、このグラフィックデータ
ＧＤをビデオ信号に変換した信号ＧＳＩＲと各記憶前１
ｔｊ、Ｙ１〜Ｙｎを示７信号ｙ１〜ｙｎとの論理積が成
立する。このため、アンド回路７３の各ゲートＧ１〜（
３ｎからＩｆ １ ＩＴの一致信号が出力され、ラッチ
７４の各ビットがセットされる。しかし、記憶領域Ｙ１
〜Ｙｎのうち例えばＹｌのみしかデータＧＤが記憶され
ていなければ、ゲートＧ２〜Ｇｎの論理積は成立せず、
ラッチ７４においてはグー１〜Ｇ１に対応するビットの
みがセットされ、残りのビットはセットされない。すな
わち、ラッチ７４においては１画素でもグラフィックデ
ータＧＤが存在する記憶領域を示す情報が記憶される。
そこで、処理袋＠６はこのラッチ７４の各ビットの情報
を取込み、セット状態となっているビットに対応するグ
ラフィックメモリ１の記憶領域をアドレス信号ＡＤＲｏ
によってアクセスし、その記憶内容ＧＤを読込んだ後、
記録手段（図示せず）のデータ入力規格に適合するよう
に所定の変換操作を施し、記録手段に入力する。
を取込み、セット状態となっているビットに対応するグ
ラフィックメモリ１の記憶領域をアドレス信号ＡＤＲｏ
によってアクセスし、その記憶内容ＧＤを読込んだ後、
記録手段（図示せず）のデータ入力規格に適合するよう
に所定の変換操作を施し、記録手段に入力する。
これにより、グラフィックデータＧＤの存在する領域の
みのグラフィックパターンがハードコピーとして出力さ
れる。
みのグラフィックパターンがハードコピーとして出力さ
れる。
なお、グラフィックメモリ１の記憶領域は、垂直走査方
向に分割しているが、水平走査方向あるいは水平走査方
向と垂直走査方向とを組合せて分割するようにしてもよ
い。ざらに文字表示系にも全く同様の構成を付加し、文
字パターンデータが存在する領域についてのみハードコ
ピー用のアクセスを行うよ゛うにしてもよい。
向に分割しているが、水平走査方向あるいは水平走査方
向と垂直走査方向とを組合せて分割するようにしてもよ
い。ざらに文字表示系にも全く同様の構成を付加し、文
字パターンデータが存在する領域についてのみハードコ
ピー用のアクセスを行うよ゛うにしてもよい。
［発明の効果］
以上の説明から明らかなように本発明によれば、グラフ
ィックパターンのデータが記憶されている所定範囲のみ
をアクセスするため、ハードコピー出力時におけるグラ
フィックメモリの無駄なアクセスが無くなり、ハードコ
ピーの出力速度の向上を図れるほか、制御手段である処
理装置の負荷が軽くなり、この分だけ伯のデータ処理を
行うことができるようになり、全体としての機能をざら
に充実させることができるなどの効果がある。
ィックパターンのデータが記憶されている所定範囲のみ
をアクセスするため、ハードコピー出力時におけるグラ
フィックメモリの無駄なアクセスが無くなり、ハードコ
ピーの出力速度の向上を図れるほか、制御手段である処
理装置の負荷が軽くなり、この分だけ伯のデータ処理を
行うことができるようになり、全体としての機能をざら
に充実させることができるなどの効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
グラフィックメモリの領域分割方法の一例を示す図であ
る。 １・・・グラフィックメモリ、２・・・並列／直列変換
器、３・・・表示装置、４・・・オアゲート、５・・・
タイミング信号発生回路、６・・・処理装置、７・・・
検出回路。
グラフィックメモリの領域分割方法の一例を示す図であ
る。 １・・・グラフィックメモリ、２・・・並列／直列変換
器、３・・・表示装置、４・・・オアゲート、５・・・
タイミング信号発生回路、６・・・処理装置、７・・・
検出回路。
Claims (1)
- 【特許請求の範囲】 グラフィックパターン表示する表示手段と、この表示手
段の表示画面領域に対応した記憶領域を有し、表示すべ
きグラフィックパターンを記憶するグラフィックメモリ
と、このグラフィックメモリに記憶されたグラフィック
パターンを読出し、上記表示手段に表示させる制御手段
と、グラフィックメモリから読出されたグラフィックパ
ターンを入力し、そのハードコピーを出力する記録手段
とを備えたグラフィックディスプレイ装置において、 前記グラフィックメモリの記憶領域を複数領域に分割し
、各領域に表示すべきグラフィックパターンが存在する
か否かを検出する検出手段を設け、グラフィックパター
ンのハードコピー出力時には前記制御手段はこの検出手
段の検出結果に基づき表示すべきグラフィックパターン
が存在する記憶領域のみをアクセスし、当該記憶領域か
ら読出したグラフィックパターンを前記記録手段に入力
することを特徴とするグラフィック表示画面のハードコ
ピー方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030094A JPS61190624A (ja) | 1985-02-18 | 1985-02-18 | グラフイツク表示画面のハ−ドコピ−方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030094A JPS61190624A (ja) | 1985-02-18 | 1985-02-18 | グラフイツク表示画面のハ−ドコピ−方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190624A true JPS61190624A (ja) | 1986-08-25 |
Family
ID=12294194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030094A Pending JPS61190624A (ja) | 1985-02-18 | 1985-02-18 | グラフイツク表示画面のハ−ドコピ−方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364764A (ja) * | 1986-09-05 | 1988-03-23 | Canon Inc | 出力装置 |
| JPS6364765A (ja) * | 1986-09-05 | 1988-03-23 | Canon Inc | 出力装置 |
| JPS6430754A (en) * | 1987-07-25 | 1989-02-01 | Sharp Kk | Image processing device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100829A (ja) * | 1984-10-22 | 1986-05-19 | Mitsubishi Electric Corp | デイスプレイ装置 |
-
1985
- 1985-02-18 JP JP60030094A patent/JPS61190624A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100829A (ja) * | 1984-10-22 | 1986-05-19 | Mitsubishi Electric Corp | デイスプレイ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364764A (ja) * | 1986-09-05 | 1988-03-23 | Canon Inc | 出力装置 |
| JPS6364765A (ja) * | 1986-09-05 | 1988-03-23 | Canon Inc | 出力装置 |
| JPS6430754A (en) * | 1987-07-25 | 1989-02-01 | Sharp Kk | Image processing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5065346A (en) | Method and apparatus for employing a buffer memory to allow low resolution video data to be simultaneously displayed in window fashion with high resolution video data | |
| US4742344A (en) | Digital display system with refresh memory for storing character and field attribute data | |
| US4649377A (en) | Split image display control unit | |
| US4663619A (en) | Memory access modes for a video display generator | |
| JPS6323553B2 (ja) | ||
| US4570161A (en) | Raster scan digital display system | |
| US4851826A (en) | Computer video demultiplexer | |
| EP0525986B1 (en) | Apparatus for fast copying between frame buffers in a double buffered output display system | |
| JPS5912176B2 (ja) | デイジタル・テレビジヨン・デイスプレイのためのカ−ソル回路 | |
| JP2892176B2 (ja) | フォントメモリアクセス方式 | |
| JPS5948393B2 (ja) | デイスプレイ装置 | |
| JPS6261092A (ja) | 表示装置 | |
| US5870074A (en) | Image display control device, method and computer program product | |
| JPS61190624A (ja) | グラフイツク表示画面のハ−ドコピ−方式 | |
| US4857909A (en) | Image display apparatus | |
| JPS61151685A (ja) | 文字発生器のアクセス方式 | |
| JPS6374090A (ja) | 文字発生器のアクセス方式 | |
| JP2821121B2 (ja) | 表示制御装置 | |
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| JPS6134155B2 (ja) | ||
| JPS61290486A (ja) | 表示制御装置 | |
| JPH0736424A (ja) | 画像表示用メモリの制御回路 | |
| JPH0213317B2 (ja) | ||
| JPH02176825A (ja) | 画像情報表示装置 | |
| JPS58102982A (ja) | 画像表示装置 |