JPS5945577A - Addressing system of picture memory - Google Patents

Abstract

PURPOSE:To improve the speed of a picture processing, by providing an index register, where decrement and increment for address generation of each adjacent picture element are possible, as an address register for a picture memory. CONSTITUTION:An initial set address value is loaded from a C bus 9C to respective parallel data input terminals P of counters 11-13 by a data load signal RST. An increment/decrement designating signal UDC, either one of enable signals E1, E2, and E3, and a clock signal CLK are given to update a counted value. The value from its output terminal Q is given as an address ADR to a picture memory 1 to read or write optional picture element data from or into the memory 1. Thus, the address of the picture memory 1 to be referred next is calculated in parallel with another operation processing, and the number of a step of a program is reduced to improve the speed of the picture processing.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像処理装置等において、その画像データ格
納用の画像メモリについて特定画素に関して当該周辺（
＠接）画素の参照を行う場合のアドレス生成を経済的に
高速で行うだめの画像メモリアドレソング方式に関する
ものである１゜〔従来技術〕 従来の画像メモリアドレ／ング方式は、例えば、単なる
レジスタをメモリアドレスレジスタとして用い、これに
画像メモリのアドレスをセントしてバッファへ所望の画
像データを読み出すようにしていた。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an image processing device, etc., in which the surrounding area (
(Contact) This relates to an image memory addressing method for economically and quickly generating addresses when referencing pixels.1゜[Prior art] Conventional image memory addressing methods are, for example, simple registers. is used as a memory address register, and the address of the image memory is sent to this register to read desired image data to the buffer.

そのため、上記メモリアドレスレジスタの内容を更新す
るには、演算回路（いわゆるＡ、　Ｌ　Ｕ　）によって
加減算を行う必要があり、その演算処理プログラムが複
雑となるので、アドレス更新処理と他の画像データ処理
とを並列に行うことができず、全体の処理速度を一定限
度以上に上げることができなかった。Therefore, in order to update the contents of the memory address register, it is necessary to perform addition and subtraction using arithmetic circuits (so-called A, L U ), and the arithmetic processing program becomes complicated, so it is necessary to perform address updating processing and other image data processing. could not be performed in parallel, and the overall processing speed could not be increased beyond a certain limit.

なお、このような問題点を除くために工夫された例とし
て、所望範囲の画面について各画素対応に各独立の画素
メモリを設け、それに対するデータ設定回路、読出し回
路によシ、上記画面全体を」二、下、左、右に移動せし
めて画像データ処理を行うようにした方式もある。In addition, as an example of a method devised to eliminate such problems, an independent pixel memory is provided for each pixel in a desired range of the screen, and a data setting circuit and a readout circuit for each pixel memory are used to cover the entire screen. 2. There is also a method in which image data is processed by moving the image downward, left, and right.

これは、上記画素メモリに経済的な集積メモリを使用す
ることができないために装置を大形化するばかりでなく
、上記データ設定回路、読出し回路に必要な特別な機能
の付加とともに装置全体を高価なものとしていた。This not only increases the size of the device because it is not possible to use an economical integrated memory for the pixel memory, but also makes the entire device expensive due to the addition of special functions required for the data setting circuit and readout circuit. I thought it was something.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記した従来技術の欠点をなくシ、画
像メモリに格納された画像データを読み出して所定の画
像デーぞ処理を行う画像処理装置において、任意の注目
画素の各隣接画素について上記画像メモリに対するアド
レ／ングを高速に行うことができる経済的な画像ノ＋リ
ブトレンツク方式を提供することにある３゜ 〔発明の概要〕 本発明に係る画像メモリアトし／ング方式の構成は、所
望の画面について所定画素数で走査をし、その各画素デ
ータを走査順に格納しうる画像メモリを具備し、所望の
画素に関するアドレ／ングを行い、その画素データの書
込み・読出しをして、所望の画像データ処理を行う機能
を有する画像処理装置において、注目画素について、そ
の同一走査線上の直前および直後の画素、ならびにその
走査線の直前および直後の走査線上の同一位置の画素の
いずれかまだはすべてに関し、イックリメント・デクリ
メント指定に応じ１．−１−記者隣接画素のアドレス生
成のためのデクリメントおよびインクリメントが可能な
インデックスレジスタを画像メモリに対するアドレスレ
ジスタとして設けることにより、他の画像データ処理と
並列に」二記注目画素から各隣接画素への参照用のアド
レス更新処理を、行いうるようにするものである。An object of the present invention is to eliminate the drawbacks of the prior art described above, and to provide an image processing apparatus that reads out image data stored in an image memory and performs predetermined image data processing, for each adjacent pixel of an arbitrary pixel of interest. 3. [Summary of the Invention] The structure of the image memory address/addressing method according to the present invention is configured to provide an economical image memory address/retrieval method that can perform image memory addressing at high speed. The screen is scanned with a predetermined number of pixels, and an image memory is provided that can store each pixel data in the scanning order.Addressing/reading the pixel data is performed to create the desired image. In an image processing device that has the function of performing data processing, any one or all of the pixels immediately before and after the pixel of interest on the same scanning line, and the pixels at the same position on the scanning lines immediately before and after that scanning line, are used. , according to the increment/decrement specification 1. -1-By providing an index register that can be decremented and incremented to generate addresses for adjacent pixels as an address register for the image memory, data processing from the pixel of interest to each adjacent pixel can be performed in parallel with other image data processing. This enables reference address update processing to be performed.

なお、これを詳述すると以下のとおりである。The details of this are as follows.

画像メモリは、例えば、テレビジョン画面に対応し、そ
の画面を２５６Ｘ２４０画素または５１２×４８０画素
等のようにメツシュ状に分割し、各画素に対応する明度
を８ビツトのディジタルデータまたは特定の閾値による
ｔ　Ｏｒ＋　、　ｔｔ　１ｕの２値デ〜りに変換して格
納するものである。The image memory corresponds to a television screen, for example, and divides the screen into a mesh of 256 x 240 pixels or 512 x 480 pixels, and calculates the brightness corresponding to each pixel using 8-bit digital data or a specific threshold value. It is converted into a binary data of t Or+ and tt 1u and stored.

この場合、画像メモリ上への格納状態は、最初の走査線
の２５６まだは５１２画素の連続データに、続いて次の
走査線の連続データが並ぶというように、それぞれ２５
６または５１２画素単位で画像メモリ上に１画面分の全
画素データが連続してアドレス割付けをされる。In this case, the storage state on the image memory is such that continuous data of 256 or 512 pixels of the first scanning line is lined up, followed by continuous data of the next scanning line, and so on.
All pixel data for one screen is sequentially assigned addresses on the image memory in units of 6 or 512 pixels.

したがって、テレビジョン画面上での任意の画素（ｉ、
ｊ）（’ｉは行または走査線番号、Ｊは同一走査線上の
画素番号で、いずれも１から始まる整数である。）に対
応する画像メモリ上でのアドレスは、先頭アドレスをＯ
として、（（ｌ−１）×２５６＋ｊ　ｌで計算される。Therefore, any pixel (i,
j) ('i is the row or scanning line number, J is the pixel number on the same scanning line, and both are integers starting from 1.) The address on the image memory corresponding to
It is calculated as ((l-1)×256+j l.

このとき、画素（Ｉ。At this time, the pixel (I.

Ｊ）に／ＩＥ目して、その１隣ｊ妾画素のアドレスは、
その左右の画素については、画像メモリ１−では現在ア
ドレスに−１，＋１することで、十王の画素については
、１司じ＜　−２５６、＋　２５６するととで得られる
。J) /IE, the address of the first neighboring pixel is
For the pixels on the left and right, in the image memory 1-, the current address is incremented by -1 and +1, and for the pixel in the top ten, it is obtained by adding 1<-256, +256.

ところで、画像処理では！１〒定の画素に注目し、その
隣接画素の値を参照するり−スが非常に多く、本発明に
おいては、画像ノ七りのアドレス更新に関し、上記のよ
うに１隣接画素のアドレスについての定型的な演算、特
に＋１　、　二、１．２５６等のインクリメント（増分
）・デクリメント（減分）が可能なアップダウンカウン
タ列によるインデックスレジスタを用いるものである。By the way, in image processing! There are many cases in which one focuses on one fixed pixel and refers to the value of the adjacent pixel.In the present invention, regarding updating the address of an image, the address of one adjacent pixel is updated as described above. It uses an index register with a series of up/down counters capable of routine operations, particularly incrementing and decrementing +1, 2, 1.256, etc.

これは、例えば、±２５６に対し−Ｃ８ビット目以上の
ビットのみをイックリメント・デクリメントするような
回路構成とすることで実現することができる。すなわち
、原理的には、リップルキャリ信号まだはターミナルカ
ラン）・出力（ｇ号で縦続歩 接続をした所定数アップダウンカウンタ列により、イネ
ーブル信号が与えられているとき、クロック信号が与え
られたタイミングでアップ・ダウン指定信号に従ってイ
ンクリメント・デクリメントをするような回路でよい。This can be realized, for example, by using a circuit configuration that increments and decrements only bits of -C8th bit and above with respect to ±256. In other words, in principle, when the enable signal is given, the timing at which the clock signal is given is determined by the ripple carry signal (currently the terminal counter) and the output (by a predetermined number of up/down counters connected in cascade with g). A circuit that increments and decrements according to up/down designation signals may be used.

ここでイネーブル信号の供給位置を８ビツト目にも設け
ておくことにより、＋２５６．−２５６のインクリメン
ト・デクリメントを行うことができる。アップダウンカ
ウンタのビット数９段数は、所要のインクリメント・デ
クリメントの条件に応じて設定する。By providing the enable signal supply position also at the 8th bit, +256. -256 increment/decrement can be performed. The number of bits (9 stages) of the up/down counter is set according to the required increment/decrement conditions.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図に基づいて説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は、本発明に係る画像メモリアドレシング方式の
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。FIG. 1 is a system configuration diagram of an embodiment of the image memory addressing method according to the present invention, FIG. 2 is a block diagram of an embodiment of the index register, and FIG. 3 is a step configuration of an example of the same program. It is a diagram.

ここで、１は、画像メモリ（ＭＥＭ）、２は、メモリバ
ッファ（ＢＦ’）、３は、ワークレジスタ（Ｗｌ、・・
・）、４〜７は、レジスタ（Ｒ１−Ｒ４）、８は、演算
回路（ＡＬＵ）、９Ａ、９Ｂおよび９Ｃは、それぞれ、
入力・くス（Ａ・くス）、入カッ・スＢ（Ｂバス）およ
び出力・・ス（Ｃ−くス）、１０は、インデックスレジ
スタ（ＩＸ、）、、１１〜１３は、それを構成する４ビ
ットのアノブタ−ウンカラン）、Ｌ４．１５は、アンド
回路、１６．１７は、オア回路である。Here, 1 is the image memory (MEM), 2 is the memory buffer (BF'), and 3 is the work register (Wl,...
), 4 to 7 are registers (R1-R4), 8 is an arithmetic circuit (ALU), 9A, 9B and 9C are respectively,
Input bus (A bus), input bus B (B bus) and output bus (C bus), 10 is the index register (IX,), 11 to 13 are the L4.15 is an AND circuit, and 16.17 is an OR circuit.

まず、演算回路８は、メモリ・ぐソファ２．ワークレジ
スタ３等からパノぐス９Ａに送出された上記いずれかの
レジスタの値と、レジスタ４〜５のいずれかからＢバス
９Ｂに送出された値とについて、所望の処理を行い、そ
の結果をＣ・・ス９Ｃに出力して、これに接続されてい
るレジスタ４〜７．ワークレジスタ３等に結果をセット
する。First, the arithmetic circuit 8 operates on the memory sofa 2. Perform the desired processing on the value of any of the above registers sent from the work register 3 etc. to the Panogus 9A and the value sent from any of registers 4 to 5 to the B bus 9B, and output the results. C... is output to 9C, and the registers 4 to 7 connected thereto. Set the result to work register 3, etc.

画像処理装置では、一般に大量の画像（画素）データを
処理する必要があり、随時に画像メモリ１４ｆについて
、所望の各画素データの読み・書きを行う。An image processing device generally needs to process a large amount of image (pixel) data, and reads and writes each desired pixel data to and from the image memory 14f as needed.

そのアトＬ／ス指定（アドレシング）は、インデックス
レジスタ１０で行うが、その＋１．、−１゜−１−２５
６，−２５６のインクリメント・デクリメントにより、
注目画素の隣接画素を容易に参照することができる。The at L/S designation (addressing) is performed using the index register 10, and the +1. , -1°-1-25
By incrementing and decrementing 6, -256,
Pixels adjacent to the pixel of interest can be easily referenced.

メモリバッファ２は、読出し結果の入るバッファであり
、画像処理装置のように極めて高速処理を必要とするも
のでは、メモリ読出し時間中にも、演算を停止しておく
ことができないので、読出しの次のザイクルでメモリバ
ッファ２に出力された値を参照して演算するようにする
。Memory buffer 2 is a buffer into which the readout results are stored, and in devices that require extremely high-speed processing such as image processing devices, calculations cannot be stopped even during the memory readout time, so the next readout The calculation is performed by referring to the value output to the memory buffer 2 in each cycle.

そのだめに所要の機能のほか、通常のメモリアドレスレ
ジスタとしての機能をも果すのがインデックスレジスタ
１０である。これは、第２図に示すように、４ビツトの
アップダウンカウンタ１１〜１３が主要構成部分で、そ
のターミナルカウント出力信号ＴＣで縦続された、全体
で１２ピツトのカウンタである。したがって、４ピット
単位でインクリメント・デクリメントをすることができ
るので、＋１．−１．＋１６．−１６．＋２５６゜−２
５６の各演算が可能である。In addition to the necessary functions, the index register 10 also functions as a normal memory address register. As shown in FIG. 2, this is a total of 12 pit counters whose main components are 4-bit up/down counters 11 to 13, which are connected in series by the terminal count output signal TC. Therefore, since increment/decrement can be performed in units of 4 pits, +1. -1. +16. -16. +256°-2
56 operations are possible.

まず、データロード信号Ｒ８Ｔにより、各カウンタ１１
〜１３の各並列データ入力端子Ｉ）へＣバス９Ｃから初
期設定アドレス値をロー　ドする。First, each counter 11 is
Load the initial setting address value from the C bus 9C to each of the parallel data input terminals I) to 13.

そして、インクリメント・デクリメンＩ−指定ＵＤＣと
、イネーブル信号１＞１，１弓２，１ら３のいずれかを
与えるとともに、クロック（ｒＴ　吟ＣＬ　ｆ（を馬え
ることにより、カウンタ値が更新される。Then, the counter value is updated by giving the increment/decrement I-specified UDC and any of the enable signals 1>1, 1, 2, 1 to 3, and setting the clock (rT, CL, f). .

その出力端子Ｑからの値をアドレスＡ　Ｉ）　Ｉｔとし
て画像メモリ１に与えることにより、任意の画素データ
を画像メモリ１について読み・１１）きするものである
１、なお、モード指定仁弓へ４．１．Ｍ２は、±１６．
±２５６にゴ寸するもので、上１に対しては無指定でよ
い。By giving the value from the output terminal Q to the image memory 1 as the address A I), arbitrary pixel data can be read from the image memory 1. .1. M2 is ±16.
The size is ±256, and there is no need to specify for the above 1.

このようにすることにより、他の演算処理等と並列に画
像メモリ１上の次に参照すべきアドレスを計算しておく
ことができるので、第３図（ａ）の例に示すように、プ
ログラムのスデノプ数を少なくすることができるばかり
でなく、メモリの読み・書きや演算と並列に、次のアド
レスの生成、デー込 りの弓◇が可能となり、画像処理の速度を向上すること
ができる。By doing this, the address to be referenced next in the image memory 1 can be calculated in parallel with other arithmetic processing, etc., so the program Not only is it possible to reduce the number of memory operations, but it is also possible to generate the next address and perform data loading in parallel with memory reading/writing and calculations, improving the speed of image processing. .

ちなみに、従来方式では、同様なプログラムが第３図（
ｂ）のようになり、本実施例によるものが４ステツプで
済んでいるのに対し、６ステツプも要しており、並列処
理も行われていない。By the way, in the conventional method, a similar program is shown in Figure 3 (
As shown in b), the process according to this embodiment requires only 4 steps, but it requires 6 steps, and parallel processing is not performed.

なお、第３図で、←は値を格納すること、Ｒ，Ｅ　Ａ　
Ｄはメモリ読み出し、」−は加算、Ｉ　Ｎ、Ｃはインク
リメントを表す。In addition, in Figure 3, ← means storing a value, R, E A
D stands for memory read, ``-'' stands for addition, and IN and C stand for increment.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明によれば、画像処
理装置の画像メモリ上で、次に参照すべき画素データの
アドレスを、特に装置を大規模化することなく、画像処
理演算等と並行に計算することができ、処理の多重化を
はかることができるので、画像処理の高速化、経済化に
顕著な効果が得られる。As described in detail above, according to the present invention, the address of the next pixel data to be referred to on the image memory of an image processing device can be determined by image processing operations, etc., without particularly increasing the scale of the device. Since calculations can be performed in parallel and processing can be multiplexed, a remarkable effect can be obtained in speeding up image processing and making it more economical.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明に係る画像メモリアドレシング方式の
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。 １・・・画像メモリ、２・・・メモリバッファ、３・　
ワークレジスタ、４〜７・・・レジスタ、８・・・演算
回路、ＣＩＡ、、９１３および９Ｃ・・入力ハスＡ、Ｉ
（および出力ハス、１０・・・インテックスレジスタ、
１１〜１３・・・アンプダウンノノウ／り、１−４，１
５・・アンド回路、１６．１７・・・オア回路。 代理人　弁理士　福田幸作 （ほか１名） 蔓ｊ［２１ １（ （］ 竿２図 ＡＣ１尺 （／ｖＩＩＩｎ／ｖＩ　　ｌ） 夢、１図 （久）　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　（しつ”　＝　ｌ”−１
（１）Ｉに＋ｋＩ Ｆ、ＥＡＤ　　（ｒ’ＩＥｒ’ｌ）、　　ＩＮＣ（ＩＸ
、２Ｓ６）　　　　　　＜ｚ＞　　　ＲＥＡｐ　　（Ｍ
巳Ｍｕ３） ↑す （ワ　ＲＥＡＤ　　（ＭＥ閂〕 （ｂ）　　い１１　←　Ｗ１↑ＢＦFIG. 1 is a system configuration diagram of an embodiment of the image memory addressing method according to the present invention, FIG. 2 is a block diagram of an embodiment of the index register, and FIG. 3 is a step configuration of an example of the same program. It is a diagram. 1... Image memory, 2... Memory buffer, 3.
Work registers, 4 to 7...Registers, 8...Arithmetic circuits, CIA, 913 and 9C...Input lotus A, I
(and output lotus, 10...intex register,
11-13...Amplifier down no-no/ri, 1-4,1
5...AND circuit, 16.17...OR circuit. Agent Patent attorney Kosaku Fukuda (and 1 other person) Tsune j [21 1 () Rod 2 figures AC 1 shaku (/vIIIn/vI l) Dream, 1 figure (kyu)
(Shitsu" = l"-1
(1) +kI F, EAD (r'IEr'l), INC (IX
, 2S6) <z> REAp (M
Snake Mu3) ↑Su(wa READ (ME bar) (b) I11 ← W1↑BF

Claims (1)

【特許請求の範囲】 ■、所望の画面について所定画素数で走査し、その各画
素データを走査順に格納しうる画像メモリを具備し、所
望の画素に関するアドレシングを行い、その画素データ
の書込み・読出しをして、所望の画像データ処理を行う
機能を有する画像処理装置において、注目画素について
、その同一走査線上の直前および直後の画素、ならびに
その走査線の直前および直後の走査線上の同一位置の画
素のいずれかまだはすべてに関し、インクリメント・デ
クリメント指定に応じ、上記各隣接画素のアドレス生成
のだめのデクリメントおよびインクリメントが可能なイ
ンデックスレジスタを画像メモリに対するアドレスレジ
スタとして設けることにより、他の画像データ処理と並
列に上記注目画素から各隣接画素への参照用のアドレス
更新処理を行いうるようにすることを特徴とする画像メ
モリアドレシング方式。 ２、特許請求の範囲第１項記載のものにおいて、インデ
ックスレジスタは、所定数のアノプタウンカウ／りを当
該リノプルキャリイ１；弼で縦Ｕｌ：接続をして構成し
たものである画像ノ化す７１・し／ノブ方式。[Scope of Claims] (1) An image memory capable of scanning a desired screen with a predetermined number of pixels and storing each pixel data in the scanning order, performing addressing for the desired pixel, and writing/reading the pixel data. In an image processing device that has the function of performing desired image data processing, the pixel immediately before and after the pixel of interest on the same scanning line, and the pixel at the same position on the scanning line immediately before and after the pixel of interest. By providing an index register that can be decremented and incremented to generate the address of each adjacent pixel as an address register for the image memory according to the increment/decrement specification, it can be done in parallel with other image data processing. An image memory addressing method characterized in that an address updating process for reference from the pixel of interest to each adjacent pixel can be performed. 2. In the device described in claim 1, the index register is configured by vertically connecting a predetermined number of anoptoun cows to the linople carry 1; /Knob method.