JPS5941852A - Integrated circuit chip - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は集積回路チップ特に大規模並びに超大規模集積
回路チップ（ＬＳＩ及びＶＬＳＩ）の製造に関し、特に
、相補形金属酸化膜半導体（ＣＭＯ８）製蓋を用いた集
積回路に使用するための入出力駆動回路の設計と製造に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the manufacture of integrated circuit chips, particularly large scale and very large scale integrated circuit chips (LSI and VLSI), and more particularly to integrated circuits using complementary metal oxide semiconductor (CMO8) lids. Concerning the design and manufacture of input/output drive circuits for use.

ＬＳＩとＶＬＳ　Ｉチップは所望の回路を形成するため
に相互に接続したきわめて多数のトランジスタを含んだ
内部回路゛を有する。LSI and VLSI chips have internal circuitry containing a large number of transistors interconnected to form the desired circuit.

内部回路は入出力駆動回路或はパワー供給接続によって
チップの入出力パッドに接続される。最近開発されたチ
ップは内部回路中の数千のトランジスタと数百の入出カ
ッ’？　ラドを有している。Internal circuitry is connected to the chip's input/output pads by input/output drive circuits or power supply connections. Recently developed chips have thousands of transistors and hundreds of inputs and outputs in their internal circuitry. It has rad.

最近のＬＳＩ及びＶＬＳＩＬＳＩチラノ素子の規則的配
列即ち、縦横に多数並べられた数千の全く同一のトラン
ジスタから成る内部回路を用いている。Modern LSI and VLSIL use regular arrays of Tyranno devices, i.e. internal circuits consisting of thousands of identical transistors arrayed in rows and columns.

この構成部分は論理配列と呼ばれている。論理配列は基
板にトランジスタを形成するための半導体基板上に異な
るマスクツやターンを連続的に露呈するためのフォトマ
スキング技術を用いて形成スることができる。特別な集
積回路を生産するために、トランジスタは基板上に形成
された金属化層によって選択的に相互に接続される。金
属化層は又フォトマスキング技術を用いることによって
も形成される。異なる金属化パターンの採用によって、
種々の集積回路を、全く同一の論理配列を用いて生産す
ることができる。このことは、一つ或は二つだけの新し
いフォトマスクパターンを各折しいチップに対して設計
すればよいので、設計過程をきわめて簡単化できる。This component is called a logical array. Logic arrays can be formed using photomasking techniques to sequentially expose different masks or turns on a semiconductor substrate to form transistors in the substrate. To produce special integrated circuits, transistors are selectively interconnected by metallization layers formed on the substrate. The metallization layer is also formed by using photomasking techniques. By adopting different metallization patterns,
Various integrated circuits can be produced using exactly the same logic arrangement. This greatly simplifies the design process since only one or two new photomask patterns need be designed for each folded chip.

論理配列の使用にも拘らず、今壕でのＬＳＩ及びＶＬＳ
Ｉチップの設計の融通性は、論理配列を生み出す場合に
、夫々の入出力パッドの機能が固定されているという事
で制限されていた。即ち、各人出力パッドの機能は金属
化パターンが集積回路を完成するのに付加される時に変
えることができず、論理配列を作る時に決定される。一
つのチップ形成のために用いられる論理配列の各人出カ
神ッドのこの固定した性質が配列の自由と設計の融通性
を制限している。Despite the use of logical arrays, LSI and VLS
I-chip design flexibility has been limited by the fixed function of each input/output pad in creating logic arrays. That is, the function of each output pad cannot be changed at the time the metallization pattern is added to complete the integrated circuit, but is determined at the time the logic array is created. This fixed nature of each component of the logical array used to form a chip limits array freedom and design flexibility.

本発明の目的は各ノ４ッドの機能がプログラマブルであ
る即ち、内部回路論理配列の相互接続が達成されると同
時に、人出カッやラドの機能が選択可能であるような論
理配列でできた集積回路を提供することである。It is an object of the present invention that the function of each node is programmable, i.e., the interconnection of the internal circuit logic arrangement is achieved, while at the same time the function of each node is made in a logic arrangement that is selectable. The object of the present invention is to provide an integrated circuit with improved performance.

本発明は、隣り合った各人出カパッドを形成しているト
ランジスタの規則的配列を有する論理配列チップを提供
する。論理配列は入出力駆動トランジスタがきわめて大
きな寸法を要求する故に、チップに対する内部回路を形
成するのに用いる論理配列からは切り離されている。ト
ランジスタは隣接する・ぐラドに接続するために入出力
いずれかの駆動回路を形成するように選択的に相互接続
することができる。さらに配列は、パッドが・千ワ−供
給接続として用いられるか或は用いられない場合にトラ
ンジスタが回避され得るようなもので、それによって干
渉問題を避けている。集積回路機能が決定されると同時
に各パッドの機能を選択可能にすることによって、設計
の融通性がきわめて高められる。The present invention provides a logic array chip having a regular array of transistors forming adjacent output pads. The logic array is separate from the logic array used to form the internal circuitry for the chip because the input/output drive transistors require very large dimensions. The transistors can be selectively interconnected to form either input or output drive circuits to connect adjacent gates. Furthermore, the arrangement is such that transistors can be avoided if the pads are used or not used as power supply connections, thereby avoiding interference problems. By allowing the functionality of each pad to be selected at the same time that the integrated circuit functionality is determined, design flexibility is greatly increased.

以下発明を添付図面の実施例について詳細に説明する。The invention will now be described in detail with reference to embodiments of the accompanying drawings.

以下の説明は本発明の実施の現在企図したうちの最良の
方法である。この説明は本発明の一般原理を示すために
なされるものであって、これに限るものではない。本発
明の範囲は別に示した特許請求の範囲によって明らかに
されている。The following description is the best presently contemplated method of carrying out the invention. This description is provided to illustrate the general principles of the invention, and is not intended to be limiting. The scope of the invention is defined by the appended claims.

第１図において、集積回路チップ１０は例えば相補的金
属酸化膜半導体（０ＭＯ８））ランジスタの対の通常の
配列について形成される内部回路１２を有する。ＶＬＳ
　Ｉ回路において、数十個のトランジスタが配列の中に
含まれている。集積回路の機能は配列の選択的に相互接
続しているトランジスタによって決定される。In FIG. 1, an integrated circuit chip 10 has internal circuitry 12 formed, for example, in a conventional arrangement of pairs of complementary metal oxide semiconductor (0MO8) transistors. VLS
In an I-circuit, several dozen transistors are included in an array. The functionality of the integrated circuit is determined by an array of selectively interconnected transistors.

内部回路１２を囲んでいるのは、内部回路１２を経て、
金属化ライン１８及び２０の夫々のグリッドに対してア
ース接続及び電圧接続を与える、一対のパワー金属化リ
ング１４及び１６である。What surrounds the internal circuit 12 is, via the internal circuit 12,
A pair of power metallized rings 14 and 16 provide ground and voltage connections to grids of metallized lines 18 and 20, respectively.

複数の入出力パッド或はノ９ッＶ２２はチップ１０の周
囲を囲むように位置している。図面の実施例には６４の
結合パッドが示されているが、本ｆよ 発明がこれに限られるものでないこｉ然である。A plurality of input/output pads or pads 22 are located around the periphery of the chip 10. Although 64 bond pads are shown in the embodiment of the drawings, it is understood that the present invention is not limited thereto.

最近設計されたチップにおいては、２５６のｉ９ッドを
有している。パッド２２は、金属化ライン１４〜２０も
しくは入出カドライバー回路２４のいずれかによって内
部回路１２に組合わされている。A recently designed chip has 256 i9 pads. Pad 22 is associated with internal circuitry 12 by either metallization lines 14 - 20 or input/output driver circuitry 24 .

図を明瞭にさせるために、そのような回路２４の３つだ
けが第１図に示しである。回路２４はパワー金属化リン
グ１４及び１６の下に位置している。For clarity of illustration, only three such circuits 24 are shown in FIG. Circuit 24 is located below power metallization rings 14 and 16.

集積回路１０は写真マスキング技術を用いて作ることが
できる。集積回路は、種々の要素が連続的なマスキング
ステップによって作られる半導体基板２６から形成され
ている。ここに示す実施例においては、基板中にトラン
ジスタを形成するのに、５段階のマスキングを用いてい
る。最初に、酸化フィールド層が基板上にできる。その
時基板中にトランジスタを形成するために種々の拡散操
作が行われる。その後ポリシリコンゲート領域は基板上
に置かれトランジスタが完成する。Integrated circuit 10 can be made using photo masking techniques. The integrated circuit is formed from a semiconductor substrate 26 in which the various elements are created by successive masking steps. In the embodiment shown, five stages of masking are used to form the transistor in the substrate. First, an oxide field layer is formed on the substrate. Various diffusion operations are then performed to form the transistor in the substrate. A polysilicon gate region is then placed on the substrate to complete the transistor.

第１の酸化絶縁層が第６のマスキング操作中に形成され
る。この屑は、絶縁層を覆っている第１の金属化によっ
てトランジスタへの接触を可能にするための種々の接触
開口部を有する。第２の酸化絶縁層は第１の金属層を覆
っており、次に第セの金属層は第２の酸化層上に置かれ
る。１経由パ開ロ部は二つの金属化層間を接触するよう
に第炎の酸化層中に形成される。酸化被覆層は第２の金
属層を覆っており、チップのために物理的な力ｉ４−を
与えている。入出カッ４　ラドを露出するためにこの層
に開口部が設けられている。A first oxide insulating layer is formed during a sixth masking operation. This scrap has various contact openings to enable contact to the transistor by means of the first metallization covering the insulating layer. A second oxide insulating layer overlies the first metal layer, and then a second metal layer is placed on the second oxide layer. A first via opening is formed in the oxide layer of the first flame to contact between the two metallization layers. An oxide coating layer covers the second metal layer and provides a physical force i4- for the chip. An opening is provided in this layer to expose the input/output cup 4 rad.

本実施例においてチップの構成については、最初の６回
のマスキングステップは、如何なる回路機能がチップに
対して望まれたとしても、全く同じである。これらのマ
スキングステップは基板上にトランジスタの通常の配列
を形成し、基板上にポリシリコンダートを形成し、且第
１の酸化層を形成するのに用いられる。結果として生じ
る論理配列は６マスタースライス″とよばれている。集
積回路の特別な機能は金属化層によってトランジスタを
選択的に相互接続することにより決定される。For the chip configuration in this example, the first six masking steps are exactly the same no matter what circuit functionality is desired for the chip. These masking steps are used to form the regular array of transistors on the substrate, form the polysilicon dirt on the substrate, and form the first oxide layer. The resulting logic arrangement is called ``6 Master Slices.'' The specific functionality of the integrated circuit is determined by the selective interconnection of transistors by metallization layers.

チップの設計の多様性を増大するために、入出力回路２
４はトランジスタの通常の配列にも形成される（内部回
路１２を形成するのに用いられるトランジスタ配列とは
無関係に）。この配列が第２図に示されている。これは
Ｔ】からＴ９までの９つの相補的ＭＯ８）ランジスタを
有しており、Ｔ１．Ｔ３．Ｔ５．Ｔ７及びＴ　９［Ｐ　
−４ヤンネルトランジスタであり、Ｔ２．Ｔ４．Ｔ６及
びＴ８はＮチャンネルトランジスタである。このトラン
ジスタは最初のマスキングステップ中で画成されるフィ
ルド開口部４２及び４４内に位置する。In order to increase the versatility of the chip design, the input/output circuit 2
4 is also formed in a conventional arrangement of transistors (regardless of the transistor arrangement used to form the internal circuit 12). This arrangement is shown in FIG. It has nine complementary MO8) transistors from T] to T9 and T1. T3. T5. T7 and T9[P
-4 Jannel transistor, T2. T4. T6 and T8 are N-channel transistors. This transistor is located within the filled openings 42 and 44 defined during the initial masking step.

本発明の本実施例において基板２６はＮ型材料で６！ｌ
）、Ｐ−ウェル４５はフィールド４２中に含まれている
。Ｐ−ウェル４５は第２のマスキングステップで画成さ
れる。In this embodiment of the invention, the substrate 26 is made of N-type material. l
), a P-well 45 is included in field 42. P-well 45 is defined in a second masking step.

第３のマスキングステップ中にポリシリコフケ９−トが
画成される。これらのｆ−）は第２図で参照番号４６か
ら６２で示されている。第４並びに第５のマスキングス
テップは、トランジスタＴＩ。During the third masking step, polysilicon chips are defined. These f-) are designated by reference numerals 46 to 62 in FIG. The fourth and fifth masking steps include masking the transistor TI.

Ｔ３　、Ｔ５　、Ｔ７及びＴ９並びにＴ２．Ｔ４．Ｔ６
及びＴ８を夫々形成するために基板においてＰ＋並びに
虻インブラントを画成するのに用いられる。第６のマス
キングステップは第１の酸化層を通るコンタクトホール
（接触穴）を画成するのに用いられる。これらの接触穴
は夫々の配列に対して全く同一であシ、第２同では点線
の穴６４として示されている。T3, T5, T7 and T9 and T2. T4. T6
and T8 are used to define P+ and fly implants in the substrate to form T8 and T8, respectively. A sixth masking step is used to define contact holes through the first oxide layer. These contact holes are identical for each array and are shown as dotted holes 64 in the second version.

上述の如く入出力駆動回路に対する最初の６個のマスキ
ングステップは、如何なる回路の形成に対しても全く同
じである。入出力回路によって与えられるこの特別な回
路機能は、２つの金属化層で作られるトランジスタＴ１
〜Ｔ９の間の相互接続によって決定される。第１の金属
化層は個々のトランジスタ間の相互接続を与えるのに対
して、第２の金属化層は（第１の金属化層を通１−て）
トランジスタに電圧及びアース接続を与える。即ち、回
路を通過する金属化ス）　ＩＪツブ１４と１６は第２の
金属化層中にある。第２の酸化層を通じて２つの金属化
層間の経由接続は二本の対角線の入った長方形６６によ
って第２図に示されている。トランジスタＴ２．Ｔ４．
Ｔ６及びＴ８はアース、金属化部１４に結合されている
のに対し、トランジスタＴＩ　、Ｔ３　、Ｔ５　、Ｔ７
及びＴ９は′重圧金属、化部１６に結合されている。電
圧及びアース接続は如何なる入出力回路配列に対しても
全く同じである。即ち、総てのＰチャンネルトランジス
タは電圧に接続されたソース／ドレンを有し、又、総て
のＮチャンネルトランジスタはアースに接続されたノー
ス／ドレインを有する。The first six masking steps for the input/output driver circuits as described above are exactly the same for any circuit formation. This special circuit function provided by the input/output circuit is the transistor T1 made of two metallization layers.
~T9 is determined by the interconnection between T9. The first metallization layer provides the interconnections between the individual transistors, whereas the second metallization layer (through the first metallization layer)
Provide voltage and ground connections to the transistor. (i.e. metallization passing through the circuit) IJ knobs 14 and 16 are in the second metallization layer. The via connection between the two metallization layers through the second oxide layer is indicated in FIG. 2 by a rectangle 66 with two diagonal lines. Transistor T2. T4.
T6 and T8 are coupled to ground, metallization 14, while transistors TI, T3, T5, T7
and T9 are bonded to the 'heavy pressure metal' bonded portion 16. The voltage and ground connections are exactly the same for any input/output circuit arrangement. That is, all P-channel transistors have a source/drain connected to voltage, and all N-channel transistors have a north/drain connected to ground.

第２図の配列の基本垂直構造を第３図に示す。The basic vertical structure of the array of FIG. 2 is shown in FIG.

ＰチャンネルトランジスタＴＩ、Ｔ３．Ｔ５．Ｔ７及び
Ｔ９は、基板２６中で形成されている一方でＮチャンネ
ルトランジスタＴ２　、Ｔ４　、Ｔ６及びＴ８はＰウェ
ル４５中で形成される。Ｎ＋と戸の拡散は、２つのトラ
ンジスタが１つの拡散領域をソースもしくはドレンに対
し共有するように位置させる。このように、５つの虻拡
散４７は４つのＮチャンネルトランジスタを形成するの
に用いられ、又、６つのＰ＋拡散４９は５つのＰチャン
ネルトランジスタを形成するのに用いられる。第２の金
属化層において、Ｐチャンネルトランジスタの夫々のソ
ースは電圧に接続され、又、Ｎチャンネルトランジスタ
の夫々のソースはアースに接続される。P-channel transistors TI, T3. T5. N-channel transistors T2, T4, T6 and T8 are formed in P-well 45 while T7 and T9 are formed in substrate 26. The N+ and door diffusions are located so that the two transistors share one diffusion region to the source or drain. Thus, five dovetail diffusions 47 are used to form four N-channel transistors, and six P+ diffusions 49 are used to form five P-channel transistors. In the second metallization layer, the respective sources of the P-channel transistors are connected to a voltage, and the respective sources of the N-channel transistors are connected to ground.

この事は、第３図で、ライン３２と３４で夫々示される
。Ｐチャンネルトランジスタのいずれかの側の？拡散の
機能及びＮチャンネルトランジスタのいずれかの側のＰ
＋拡散の機能を以下に述べる。This is illustrated in FIG. 3 by lines 32 and 34, respectively. On either side of the P-channel transistor? Function of diffusion and P on either side of N-channel transistor
+The function of diffusion is described below.

種々の入出力駆動回路及びそれらを相互接続するのに必
要な第１の金属層パターンが第４図から第７図に示され
る。１つのノクツドを入力／’Ｐ　、／ドとして働かせ
ようと思えば、第４Ａ図に示すように第１の金属化層が
配列中のトランジスタを相互接続するために用い、入力
バッファーを形成する。The various input/output drive circuits and the first metal layer patterns necessary to interconnect them are shown in FIGS. 4-7. If one node is intended to serve as an input /'P, /', a first metallization layer is used to interconnect the transistors in the array, forming an input buffer, as shown in FIG. 4A.

入力バッファーは基本的には、補助出力ＸとＹを与える
一対のインバーターから成る。入力抵抗６８はパッド２
２の近くにあるポリシリコンのストリップで形成される
（第２図）。入力バッファーが形成されるとトランジス
タＴ１〜Ｔ４だけが用いられる。残りのトランジスタは
、電圧ライン（Ｐチャンネルトランジスタの場合に）或
はアースライン（Ｎチャンネルトランジスタの場合）に
夫々のトランジスタのポリシリコンゲートを接続するこ
とによって回避される。入力バッファーも又回避された
トランジスタのドレインによって形成される一対の保護
ダイオードＤ１及びＤ２を有する。Ｐウェル上のトラン
ジスタＴ８の虻ドレインがダイオードＤ１を形成し、Ｎ
″′基板上のトランジスタＴ７及びＴ９からＰ＋ドレイ
ンがダイオードＤ２を形成する。The input buffer basically consists of a pair of inverters providing auxiliary outputs X and Y. Input resistor 68 is connected to pad 2
2 (FIG. 2). Once the input buffer is formed, only transistors T1-T4 are used. The remaining transistors are avoided by connecting the polysilicon gate of each transistor to a voltage line (for P-channel transistors) or a ground line (for N-channel transistors). The input buffer also has a pair of protection diodes D1 and D2 formed by the drains of the avoided transistors. The drain of the transistor T8 on the P-well forms the diode D1, and the N
The P+ drains from transistors T7 and T9 on the substrate form diode D2.

入力バッファーを形成するために、第２図の配列でトラ
ンジスタを相互接続するために用いられる第１層の金属
構造を第４Ｂ図に示す。入力ＤＩは、トランジスタ配列
から延出する出力ＸとＹを伴って、パッド２２として示
される。トランジスタを水平配列することにより金属層
ストリッパをトランジスタの向う側に延長させ、また垂
直金属化ストリップによって延長部分を接続することに
よってそれらの簡単な相互接続を容易にしている。The first layer metal structure used to interconnect the transistors in the arrangement of FIG. 2 to form an input buffer is shown in FIG. 4B. Input DI is shown as pad 22, with outputs X and Y extending from the transistor array. The horizontal arrangement of the transistors allows the metal layer strippers to extend beyond the transistors, and the connection of the extensions by vertical metallization strips facilitates their simple interconnection.

これらのス）　ＩＪッゾの総ては、同じ金属化層にある
。第１金属化からトランジスタへの実際の接続は接触穴
６４を経てなされる。接触穴のパターンは第４Ｂ図から
第７Ｂ図に示されており、トランジスタ配列の残りにつ
いて金属化ス）　ＩＪツブの位置を示している。入カパ
ッファーを形成するために、金属化ストリップ７０は抵
抗６８をダイオードＤ１及びＤ２に、並びにトランジス
タＴ１及びＴ２のダートに接続し、金属化ストリップ７
２はトランジスタＴ１及びＴ２の出力をトランジスタＴ
３及びＴ４のダートに接続し、且、金属化ストリッｆ７
４はトランジスタＴ３及びＴ４の出力を接続している。All of these IJs are on the same metallization layer. The actual connection from the first metallization to the transistor is made via contact hole 64. The contact hole pattern is shown in Figures 4B to 7B and indicates the location of the metallized IJ knobs for the remainder of the transistor array. To form an input buffer, metallized strip 70 connects resistor 68 to diodes D1 and D2 and to the darts of transistors T1 and T2, and metallized strip 70
2 connects the outputs of transistors T1 and T2 to transistor T
3 and T4 dart, and metallized strip f7
4 connects the outputs of transistors T3 and T4.

入カパッフアーが形成されている時はＴ５からＴ９のト
ランジスタは、総てのポリシリコンダートを経由接続６
６によって、電圧或はアースに接続している附加的な金
属化ス）　ＩＪッゾ７３及び７５によって回避されてい
る（第２図）。即ち、ポリケ９−トとパワー金属化スト
リップ（第２の金属層）の間の接触は、接触穴６４を通
して第１の金属化部へ、経由穴６６を通して第２の金属
化部になされる。When the input puffer is formed, transistors T5 to T9 are connected via all polysilicon darts6.
6, additional metallization connected to voltage or ground is avoided by IJs 73 and 75 (FIG. 2). That is, contact between the polyket 9 and the power metallization strip (second metal layer) is made through contact holes 64 to the first metallization and through via holes 66 to the second metallization.

出力バッファーの回路図を第５Ａ図に示す。この回路は
一対のインバーターから成り、第１のインバーターはト
ランジスタＴ１及びＴ２から形成されており、第２のイ
ンバーターはトランジスタＴ３〜Ｔ９で形成されている
。相応する金属化層相互接続が第５Ｂ図に示されている
。A circuit diagram of the output buffer is shown in Figure 5A. This circuit consists of a pair of inverters, the first inverter being formed by transistors T1 and T2, and the second inverter being formed by transistors T3-T9. A corresponding metallization layer interconnection is shown in FIG. 5B.

形成される可能性のあるもう１つの出力駆動回路は、ト
リステートバッファー回路である。この回路は第６Ａ図
に示されており、これは入出力配列のトランジスタＴ３
〜Ｔ９と同様に、内部チップ論理（回路）から形成され
たインバーター７６、ＮＡＮＤダート７８及びＮＯＲダ
ート８０から成る。トランジスタＴ３〜Ｔ９を相互接続
するために用いられた金属化接続を第６Ｂ図に示す。Another output drive circuit that may be formed is a tristate buffer circuit. This circuit is shown in Figure 6A, which includes transistor T3 in the input/output arrangement.
- Similar to T9, it consists of an inverter 76, a NAND dart 78, and a NOR dart 80 formed from internal chip logic (circuits). The metallization connections used to interconnect transistors T3-T9 are shown in FIG. 6B.

トリステートバッファー出力回路の形成とは別に、入出
力トランジスタ配列は２方向のトリステートバッファー
を形成するのにも用いられ、１つの７９．ドを入力、パ
ッドと出力パッドの両方に用いることが可能である。こ
の回路が第７Ａ図に示されており、トリステートバッフ
ァーと同じである・但し、トランジスタＴ１及びＴ２並
びにインバーター８６から成るインバーター８２が附加
されている点は異る。内部チヅゾ論理回路はインバータ
ー８４及び８６、ＮＡＮＤ　ｆｆ　−）　８８並びにＮ
ＯＲｆ　−ト９０を形成するのに用いられる。トランジ
スタＴ１〜Ｔ９を相互接続するための金属化パターンが
第７Ｂ図に示されている。Apart from forming a tri-state buffer output circuit, the input/output transistor array is also used to form a two-way tri-state buffer, with one 79. It is possible to use a pad as both an input pad and an output pad. This circuit is shown in FIG. 7A and is the same as the tristate buffer, except that an inverter 82 consisting of transistors T1 and T2 and an inverter 86 is added. The internal Chizuzo logic circuit includes inverters 84 and 86, NAND ff -) 88 and N
It is used to form the ORf-t 90. The metallization pattern for interconnecting transistors T1-T9 is shown in FIG. 7B.

このように、第２図の水平に配列されたトランジスタを
選択的に相互接続することによって、１つの入力駆動回
路及び三つの異なる出力駆動回路のいずれかが形成され
得る。しかしながら、入出力パッドのどちらもパワー供
給接続として用いることが出来るという事実は同様に重
要なことである。Thus, by selectively interconnecting the horizontally arranged transistors of FIG. 2, one input drive circuit and any of three different output drive circuits can be formed. However, of equal importance is the fact that either input/output pad can be used as a power supply connection.

第８図及び第９図を参照して、もし、アース接続として
ノＪ？ッドを使用する場合、大蜆模な金属接続が第１の
金属化層（そのパッドが形成されている）から第２金属
層のアースストリップ１４になされる。これを達成する
ために、大きな金属領域９２．９４．９６及び２２が第
１の金属化層に形成される。領域９７はアースス）　＋
Ｊッゾ１４に組合されるパッドを形成している。領域９
４及び９６は配列中のトランジスタを完全にカバーして
いる（そしてコンタクト６４を通して接触する）。Referring to FIGS. 8 and 9, if the ground connection is NOJ? When using a pad, a large metal connection is made from the first metallization layer (of which the pad is formed) to the ground strip 14 of the second metal layer. To achieve this, large metal regions 92, 94, 96 and 22 are formed in the first metallization layer. Area 97 is Earthus) +
It forms a pad that is combined with Juzzo 14. Area 9
4 and 96 completely cover (and contact through contact 64) the transistors in the array.

配列中のこのトランジスタは一つのノｆッドがパワー接
続として機能する時には用いられず、トランジスタへの
接触は広い範囲の金属接触部を作るのになされる。トラ
ンジスタが用いられないので、アースへのソース、ドレ
イン接続は電流の流れを生じさせない。それは、この構
造が基板に逆バイアスダイオードを形成するからである
。金属化領域９２．９４及び９６は、第１の金属ＭｖＣ
あシ、第２の金属化層にある金属化アースへの接触は、
第２の金属領域を離している酸化領域にある開口部９８
及び１００によってなされる。酸化領域に対するマスク
ツやターンが第９図に示しである、開口部１０２はパッ
ドを露呈するためにノやラド２２上の酸化領域中に形成
される。もしノ９ッＦががルトノ９ツドとして用いられ
るならば（即ち、電圧ストリップ１６への接続）相応す
る金属化パターンは第１０図に示されている。電圧接続
は、Ａ？ウッド２を電圧パス１６に接続している金属化
部分１０１によって第２金属上に完全になされる。もし
パッドがどの目的にも用いられないと、その関係した配
列の総てのトランジスタは雷、圧及びアースストリップ
に適当に接続することによって回避されるということに
注意しなければならない。This transistor in the array is not used when one node serves as a power connection, and the contact to the transistor is made to make a wide metal contact. Since no transistors are used, the source-drain connection to ground does not cause current flow. This is because this structure forms a reverse biased diode in the substrate. Metallized regions 92, 94 and 96 are first metal MvC
The contact to the metallized ground in the second metallized layer is
Opening 98 in the oxidized region separating the second metal region
and 100. A mask or turn for the oxidized area is shown in FIG. 9, and an opening 102 is formed in the oxidized area over the pad 22 to expose the pad. If the node 9F is used as a connection to the voltage strip 16 (ie, connection to the voltage strip 16), the corresponding metallization pattern is shown in FIG. Is the voltage connection A? Completely over the second metal is a metallization 101 connecting the wood 2 to the voltage path 16. It must be noted that if a pad is not used for any purpose, all transistors of its associated array are avoided by appropriately connecting to lightning, voltage and earth strips.

ある応用においては、入出力駆動回路の種々のトランジ
スタに対して異なるスイッチングしきい値を有すること
が望ましい。例えば入力回路に対する標準のスイッチン
グしきい値が約２．１ボルトである場合、ある応用にお
いては、約１，８？ルトのしきい値が必要である。異な
るスイッチしきい値或はトランジスタのベアを選択する
のを可能にするために、溝１０４と１０６（第２図）が
フィールドマスクに含まれており、このフィールドマス
クは、トランジスタＴ１及びＴ２が二つの異なる寸法の
一つを有するように接続されるのを可能にするものであ
る。ＰチャンネルトランジスタＴ１とＮチャンネルトラ
ンジスタＴ２の寸法比を変えることによってトランジス
タＴ１及びＴ２から形成されるトランジスタの対のスイ
ッチングしきい値をかえることができる。溝１０４はト
ランジスタＴ２の領域１０８と１１０を切シ離すのに役
立ち、溝１０６はトランジスタＴ１の領域１１２と１１
４を切シ離すのに役立つ。もしトランジスタＴ２に対し
て第１の寸法が必要であれば金属化接触は領域１０８と
１１０の両方に対して接点６４によってなされる。この
ことは例えば、第４Ｂ図で金属化ス）　ＩＪツブ１１６
によって示されている。けれども、もし比較的小さいト
ランジスタが必要であれば、金属化接触は領域１０８に
よってだけなされる。このことは第５Ｂ図で１１８に示
されている。同様に、トランジスタＴ１の寸法は領域１
１２にだけにもしくは領域１１２と１１４の両方に、の
いずれかに接続することで選択できる。このように、ト
ランジスタを相互接続している金属パターンにおける若
干の変化を与えることによって、トランジスタＴ１及び
Ｔ２から成るトランジスタの組のスイッチングしきい値
を変えることができる。領域１１０と１１４が用いられ
ない場合、金属化接触は未だこれらの部分を回避するた
めにそれらに対してなされていることに注意しなければ
ならない。けれども、それらはその配列に対してなされ
た回路接続からは切シ離されている。In some applications, it is desirable to have different switching thresholds for the various transistors of the input/output drive circuit. For example, if the standard switching threshold for the input circuit is about 2.1 volts, in some applications it may be about 1.8 volts. default threshold is required. To allow selection of different switch thresholds or bare transistors, trenches 104 and 106 (FIG. 2) are included in the field mask, which allows transistors T1 and T2 to be It is possible to be connected to have one of three different dimensions. By varying the dimensional ratio of P-channel transistor T1 and N-channel transistor T2, the switching threshold of the transistor pair formed by transistors T1 and T2 can be varied. Trenches 104 serve to separate regions 108 and 110 of transistor T2, and trenches 106 serve to separate regions 112 and 11 of transistor T1.
It helps to separate 4. If a first dimension is required for transistor T2, metallization contacts are made by contact 64 to both regions 108 and 110. This can be seen, for example, in Figure 4B (metallized) IJ knob 116.
is shown by. However, if a relatively small transistor is required, metallization contact is made only by region 108. This is shown at 118 in FIG. 5B. Similarly, the dimensions of transistor T1 are region 1
The selection can be made by connecting only to area 12 or to both areas 112 and 114. Thus, by making slight changes in the metal patterns interconnecting the transistors, the switching threshold of the transistor set consisting of transistors T1 and T2 can be varied. It should be noted that if regions 110 and 114 are not used, metallization contacts are still made to them to avoid these parts. However, they are separate from the circuit connections made to the array.

さらに第２図と第３図を参照して、トランジスタ配列は
Ｐチャンネルトランジスタをとり囲んでいるＮ＋ガード
リング１２０とＮチャンネルトランジスタをとυ囲んで
いるＰ＋ガードリング１２２を含んでいる。これらのガ
ードリングの目的はラッチアップ問題を避けるようにＮ
チャンネルトランジスタとＰチャンネルトランジスタの
間に絶ｓｔヲ設けることである。ガードリング１２０は
電圧ストリップ１６に接続されておシ、又、ガードリン
グ１２２はアースストリップ１４に接続されている。潜
在的なラッチアップ問題はＮ及びＰ拡散４７と４９、及
びＰ−ウェルと基板がシリコン制御整流器（ＳＣＲ）と
して機能できるよりなＮＰＮＰ構造を形成するという事
実のために、存する。これらの接続はＰ−ウェルとＮ基
板間の結合を逆バイアスするのに役立つ。例え、このリ
ングがトランジスタグループの周りに部分的にだけ広が
・るものとして示されたとしても、それらはトランジス
タを完全にとシ囲むように設計でき、それによって最大
の絶縁を与えることができる。Still referring to FIGS. 2 and 3, the transistor array includes an N+ guard ring 120 surrounding the P-channel transistor and a P+ guard ring 122 surrounding the N-channel transistor. The purpose of these guard rings is to avoid latch-up problems.
The purpose is to provide an absolute stop between the channel transistor and the P-channel transistor. Guard ring 120 is connected to voltage strip 16 and guard ring 122 is connected to ground strip 14. Potential latch-up problems exist due to the fact that the N and P diffusions 47 and 49 and the P-well and substrate form a more NPNP structure that can function as a silicon controlled rectifier (SCR). These connections serve to reverse bias the bond between the P-well and the N-substrate. Even if the rings are shown to extend only partially around the transistor group, they can be designed to completely surround the transistors, thereby providing maximum isolation. .

結局、本発明は、入出力／ＩＰッドを集積回路チップ、
特にＬＳＩ又はＶＬＳＩチッゾの内部回路に組合わせる
ために、種々の入出力駆動回路を形成するのに使用でき
るようなトランジスタの規則的配列を行わんとするもの
である。この配列は亦、どのパッドもパワー供給パッド
として使用できるように接続することも可能である。本
発明の既述の実施例はトランジスタをとり囲んでいるガ
ードリングによって相互に絶縁される複数の並列のＮチ
ャンネルとＰチャンネルトランジスタを有している。Ultimately, the present invention provides input/output/IP pads on integrated circuit chips.
In particular, it is intended to provide a regular arrangement of transistors that can be used to form various input/output drive circuits for combination with the internal circuitry of an LSI or VLSI chip. This arrangement can also be connected so that any pad can be used as a power supply pad. The described embodiment of the invention has a plurality of parallel N-channel and P-channel transistors isolated from each other by a guard ring surrounding the transistors.

若干のトランジスタは数個のスイッチングしきい値の１
つを特別な入出力駆動回路に対して選択できるように設
計されている。内部回路を形成するために用いられる論
理配列と組合せて駆動回路用のトランジスタの配列の採
用によって、一つのマスタースライスが与えられ且、多
くの異なる集積回路を、１つ或は２つの金属化マスクパ
ターンと１つの絶縁領域マスクツクターンをかえること
によって、簡単に設計することができる。どの／４’ッ
ドでも、入力パッド、出力パッド或はノ４ター供給・平
ッドとして操作するように選択できるので、それによっ
て、設計の融通性を著しく向上させることができる。Some transistors have one of several switching thresholds.
It is designed so that one can be selected for a particular input/output drive circuit. By employing an array of transistors for the drive circuit in combination with the logic array used to form the internal circuit, one master slice can be provided and many different integrated circuits can be integrated into one or two metallization masks. It can be easily designed by changing the pattern and one insulating region mask pattern. Any /4' pad can be selected to operate as an input pad, an output pad, or a four-way feed pad, thereby greatly increasing design flexibility.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による集積回路チップの平面図、第２図
は本発明に用いた入出力トランジスタ配列の平面図、第
３図は３−３の線から見た一部を省要な、第２図の配列
に対する金属化相互接続の配置図、第８図はパッドが基
板接続として機能する場合に用いられる金属化ノ’？タ
ーンの平面図、第９図は、・平ッドが基板接続として機
能する場合に用いられる酸化絶縁・ぐターンの平面図、
第１０図は・ぐラドがノ４ター接続として機能する場合
に用いられる金属化パターンの平面図である。 １０・・・集積回路、１２・・・内部回路、１４．１６
・・・金属化リング、１８．２０・・・金属化ライン、
２２・・・入出力パッド、２４・・・入出カドライバー
回路、２６・・・半導体基板。 図面の浄書（内容に変更なし） 人、／ Ｊｒ’ｏ、　３ 手続ネ市正書（方式） 昭和５８年９月３０日 １、事件の表示 昭和５８年特許願第１１４１１２号 ２、発明の名称 集積回路チップ ３、補正をする者 事件との関係　　特許出願人 ス１〜レイシ、テクノロジー、パートナーズ４、代理人 （〒１０４）東京都中央区銀座２丁目１１番２号銀座大
作ビル６階　電話０３−５４５−３５０８　（代表）昭
和５８年９月７日 （発送日　昭和５８年９月２７日〉 ２４３−FIG. 1 is a plan view of an integrated circuit chip according to the present invention, FIG. 2 is a plan view of an input/output transistor array used in the present invention, and FIG. 3 is a partially omitted view as seen from line 3-3. A layout diagram of the metallization interconnects for the arrangement of FIG. 2, and FIG. A top view of the turn, Figure 9, is a top view of the oxide insulation groove used when the flat serves as a substrate connection;
FIG. 10 is a plan view of the metallization pattern used when the gradation serves as a four-way connection. 10... integrated circuit, 12... internal circuit, 14.16
...metalized ring, 18.20...metalized line,
22... Input/output pad, 24... Input/output driver circuit, 26... Semiconductor board. Engraving of the drawings (no change in content) Person, / Jr'o, 3 Procedural official manuscript (method) September 30, 1980 1. Indication of the case 1988 Patent Application No. 114112 2. Title of the invention Integrated circuit chip 3, relationship with the amended person case Patent applicant S1 ~ Reishi, Technology, Partners 4, Agent (104) 6th floor, Ginza Daisaku Building, 2-11-2 Ginza, Chuo-ku, Tokyo Telephone 03 -545-3508 (Representative) September 7, 1982 (shipment date September 27, 1982) 243-

Claims (9)

【特許請求の範囲】[Claims] （１）内部回路を有する半導体基板と、前記基板上にあ
る複数の入出力パッドと、前記内部回路を前記入出カッ
（ラドに結合させるための前記基板上に形成された複数
の入出力回路とを有し、各入出力回路は複数の異なる入
出力回路のうちの一つを形成するように選択的に相互に
接続したトランジスタ素子の規則的配列から形成されて
いる集積回路チップ。(1) A semiconductor substrate having an internal circuit, a plurality of input/output pads on the substrate, and a plurality of input/output circuits formed on the substrate for coupling the internal circuit to the input/output pad. an integrated circuit chip comprising: an integrated circuit chip comprising a regular array of transistor elements, each input/output circuit being selectively interconnected to form one of a plurality of different input/output circuits; （２）前記トランジスタ素子の配列の一部が、入力バッ
ファーを形成するように相互に接続されており夫々が直
列に接続された一対のインバーターから成っており、ト
ランジスタ素子の配列の一部が出力バッファーを形成す
るように相互に接続されており夫々が直列に接続された
一対のインバーターから成っている特許請求の範囲第１
項記載の集積回路チップ。(2) A portion of the array of transistor elements is interconnected to form an input buffer, each consisting of a pair of inverters connected in series, and a portion of the array of transistor elements is an output buffer. Claim 1 consisting of a pair of inverters, each connected in series, interconnected to form a buffer.
Integrated circuit chip as described in Section. （３）前記トランジスタ素子の配列の一部が、出力ドラ
イバ或はトリスティト出力パツフア−を形成するように
相互に接続されており、上記出力ドライバが前記内部回
路からの第１の駆動信号を受けるように接続された第一
の複数のＮチャンネルＭＯＳトランジスタと、該内部回
路からの第２の駆動信号を受けるように接続された第２
の複数のＰチャンネルＭＯ８）ランジスタから成り、前
記第１及び第２の複数のトランジスタの出力が相互に接
続されているものである特許請求の範囲第２項記載の集
積回路チップ。(3) A portion of the array of transistor elements is interconnected to form an output driver or tristate output buffer, and the output driver receives a first drive signal from the internal circuit. a first plurality of N-channel MOS transistors connected to the internal circuit; a second plurality of N-channel MOS transistors connected to receive a second drive signal from the internal circuit;
3. The integrated circuit chip of claim 2, wherein the integrated circuit chip comprises a plurality of P-channel MO8) transistors, the outputs of the first and second plurality of transistors being interconnected. （４）前記トランジスタ素子の配列の一部が二方向トリ
スティト出力パラファーの部分を形成するように相互に
接続されておシ、該部分は内部回路からの第３の駆動信
号を受けるように接続された第３の複数のＮチャンネル
ＭＯＳトランジスタと、内部回路からの第４の駆動信号
を受けるように接続された第４の複数のＰチャンネルＭ
Ｏ８）ランジスタと、入力が関連する入出力ｉ４ッドに
接続されておシ、出力が内部回路に接続されているイン
バ−ターを形成するように相互に接続された第５の複数
のトランジスタとを有し、前記第３及び第４の複数のト
ランジスタは相互に接続されている特許請求の範囲第３
項記載の集積回路チップ。(4) a portion of the array of transistor elements is interconnected to form a portion of a two-way tristite output paraphernalia; the portion is connected to receive a third drive signal from an internal circuit; a third plurality of N-channel MOS transistors; and a fourth plurality of P-channel MOS transistors connected to receive a fourth drive signal from the internal circuit.
O8) transistor and a fifth plurality of transistors interconnected to form an inverter whose input is connected to the associated input/output i4 node and whose output is connected to the internal circuit; and wherein the third and fourth plurality of transistors are interconnected.
Integrated circuit chip as described in Section. （５）前記基板が長方形であり、前記入出力パッドと回
路が前記基板の１つ以上のふちに隣接して位置しており
、前記規則的配列は夫々並列に配列された複数のＭＯＳ
　）ランジスタから成り、隣接したふちにほぼ垂直に並
列ｆ−ト、ドレイン及びソース領域を含んでおり、トラ
ンジスタ間の相互接続は金属化層からなシ前記金属化層
は並列ダート領域間にあり、前記トランジスタのドレイ
ン及びソース領域と電気的な接触をしており、トランジ
スタの配列をこえて延びている第１のス）　ＩＪ　ツブ
と該第１のストＩＪッゾの延びた部分を相互に接続する
第２のストリップとを含む特許請求の範囲第１項記載の
集積回路チップ。(5) The substrate is rectangular, the input/output pads and circuits are located adjacent to one or more edges of the substrate, and each of the regular arrays includes a plurality of MOS arrays arranged in parallel.
) transistors comprising parallel dart, drain and source regions substantially perpendicular to adjacent edges, the interconnect between the transistors being a metallization layer, said metallization layer being between the parallel dart regions; a first strip that is in electrical contact with the drain and source regions of the transistor and extends beyond the array of transistors; interconnecting the IJ tube and the extended portion of the first strip; 2. The integrated circuit chip of claim 1, further comprising: a second strip; （６）　　前記トランジスタは第１の複数のＰチャンネ
ルＭＯ８）ランジスタと第２の複数のＮチャンネルＭＯ
８）ランジスタから成り、更に前記Ｐチャンネルトラン
ジスタのソースに接続された電圧ストリッ！及び前記Ｎ
チャンネルトランジスタのソースに接続されたアースス
トリップを有する第２の金属化層を有する、特許請求の
範囲第５項記載の集積回路チップ。(6) the transistors include a first plurality of P-channel MOs; and a second plurality of N-channel MOs;
8) A voltage strip consisting of a transistor and further connected to the source of the P-channel transistor! and said N
6. An integrated circuit chip as claimed in claim 5, having a second metallization layer with a ground strip connected to the source of the channel transistor. （７）　　前記電圧ストリップ及びアースス）　ＩＪッ
ゾは前記トランジスタの並列？−）、ドレイン及びソー
ス領域にほぼ垂直に夫々のトランジスタ配列をこえて通
っている、特許請求の範囲第６項記載の集積回路チップ
。(7) Is the voltage strip and ground connected to the above transistors in parallel? 7. An integrated circuit chip as claimed in claim 6, in which the drain and source regions extend substantially perpendicularly through the respective transistor arrays. （８）前記第１のストリップが入出力回路に対して複数
のスイッチングしきい値の１つを与えるように該トラン
ジスタに接続できるように前記トランジスタの１個以上
が形成されている、特許請求の範囲第５項記載の集積回
路チップ。(8) One or more of the transistors are configured such that the first strip is connectable to the transistor to provide one of a plurality of switching thresholds to an input/output circuit. An integrated circuit chip according to scope 5. （９）前記１個以上のトランジスタが延びたソース及び
ドレイン領域を有しており、その夫々が前記延びた領域
にほぼ垂直である空間によって第１及び第２の部分に分
かれておシ、金属化による相互接続が第１のスイッチン
グしきい値が望まれるときは第１の部分に対してのみな
され、第２のスイッチングしきい値が望まれるときは第
１及び第２の両方の部分になされる特許請求の範囲第８
項記載の集積回路チップ。 ＯＱ　　前記入出力）４ツドの選択されたものが集積回
路にパワー接続を与え、各ノぐター接続は内部回路に接
続を与えるべき／ｌｌラド関連したトランジスタ配列上
に前記選択された入出力／ぐラドから延びている金属化
パワーパスを有しておシ前記配列中のトランジスタは何
ら入出力回路機能を与えない特許請求の範囲第１項記載
の集積回路チップ。 ０υ　その上に形成された内部回路を有する半導体チッ
プと、該半導体チップの少くとも一つのふちに隣接した
チップ上にある複数の入出力パッドと、該入出力ノクッ
ドの近くのチップに形成された複数のトランジスタの規
則的配列を有し、該配列の少くとも一部は各配列中のト
ランジスタが内部回路を入出カッ４ツドに結合するため
の複数の入出力回路の一つを形成するべく選択的に相互
に接続されている集積回路。 ａｚ　　前記入出力ノヤッドの夫々は関連した配列を有
しており、入出力／４′ツドの選択された部分が内部回
路に１４’ワー接続を与え、前記選択された部分に関連
した規則的配列中のトランジスタが入出力回路を形成す
るべく相互に接続されていない特許請求の範囲第１１項
記載の集積回路。 ０湧　前記チップ上にあり前記配列及び各選択された入
出カッ９ツドをノ９ワーストリッグの一つに接続してい
る附加金属化部を通っている第１及び第２の／’Ｐワー
金属化ストリップを有する特許請求の範囲第１２項記載
の集積回路。 Ｑ４）　　内部回路に対する／４’ワー接続が第１及び
第２のノ母ワーストリップによりなされる特許請求の範
囲第１３項記載の集積回路。 （１ω　前記チップは第１の導電率型の半導体基板と該
基板中に形成された第２の導電率型の複数のウェルを有
しておシ、前記配列は夫々一つのウェル中に形成された
＠１の導電率型の第１のＭＯＳ　）ランジスタのグルー
プと基板中に形成された第２の導電率型のＭＯＳ　）ラ
ンジスタのグループを有しておシ、更に第１のトランジ
スタを少なくとも部分的に囲む各ウェル中に形成された
第２の導電率型のガードリングと第２のトランジスタを
少なくとも部分的に囲む基板中に形成された第１の導電
率型のガードリングとを有しパワー接続が前記第１及び
第２のガードリングに対して前記ウェルと基板の間のイ
ンターフェイスに逆バイアスを加え前記第１のトランジ
スタを第２のトランジスタから絶縁するようになされて
いる、特許請求の範囲第１１項記載の集積回路。 ｏｆｊＩ　　半導体基板と、該基板上に形成された複数
の内部回路トランジスタと、前記内部回路トランジスタ
の外側に、基板上に形成される複数の入出力回路トラン
ジスタの規則的配列とを有し、各規則的配列中のトラン
ジスタは、その配列が集積回路において所望の入出力回
路機能を与えるように選択的に相互に接続されている集
積回路の製造に使用する要素。 ０η　前記各規則配列中のトランジスタを選択的に相互
接続するための手段を更に含む特許請求の範囲第１６項
記載の要素。 ０樽　前記相互接続するための手段は前記配列中のトラ
ンジスタを相互接続するための基杆位置する金属の層の
少くとも１つを前記金属化は集積回路の入出力パッドを
形成している特許請求の範囲第１６項記載の要素。(9) the one or more transistors have elongated source and drain regions, each of which is separated into first and second portions by a space substantially perpendicular to the elongated regions; interconnections are made only to the first part when a first switching threshold is desired, and to both the first and second parts when a second switching threshold is desired. Claim No. 8
Integrated circuit chip as described in Section. The selected one of the four terminals should provide a power connection to the integrated circuit, and each regulator connection should provide a connection to the internal circuitry. 2. The integrated circuit chip of claim 1, wherein the transistors in said array provide no input/output circuit functions, with metallized power paths extending from the substrate. 0υ A semiconductor chip having an internal circuit formed thereon, a plurality of input/output pads on the chip adjacent to at least one edge of the semiconductor chip, and a plurality of input/output pads formed on the chip near the input/output node. a regular array of a plurality of transistors, at least a portion of which is selected such that the transistors in each array form one of a plurality of input/output circuits for coupling the internal circuitry to the input/output circuits; integrated circuits that are interconnected. az Each of said input/output nodes has an associated arrangement, with selected portions of the input/output/4' nodes providing 14' power connections to internal circuitry, and a regular arrangement associated with said selected portions. 12. An integrated circuit according to claim 11, wherein the transistors therein are not interconnected to form an input/output circuit. first and second /'P power metals on the chip and passing through additional metallization connecting the array and each selected input/output cap to one of the 9th strings; 13. An integrated circuit as claimed in claim 12, comprising a printed circuit strip. Q4) The integrated circuit according to claim 13, wherein the /4' power connection to the internal circuit is made by first and second power strips. (1ω) The chip has a semiconductor substrate of a first conductivity type and a plurality of wells of a second conductivity type formed in the substrate, and each of the arrays is formed in one well. a first MOS of a conductivity type of @1) a group of transistors and a second MOS of a second conductivity type formed in the substrate; a second conductivity type guard ring formed in each well surrounding the second transistor; and a first conductivity type guard ring formed in the substrate at least partially surrounding the second transistor. 12. A connection is made to said first and second guard rings for reverse biasing said well-to-substrate interface and isolating said first transistor from a second transistor. The integrated circuit according to item 11. ofjI has a semiconductor substrate, a plurality of internal circuit transistors formed on the substrate, and a regular arrangement of a plurality of input/output circuit transistors formed on the substrate outside the internal circuit transistors, and each rule Elements used in the manufacture of integrated circuits in which transistors in an array are selectively interconnected so that the array provides the desired input/output circuit functions in the integrated circuit. 17. The element of claim 16, further comprising means for selectively interconnecting transistors in each ordered array. 0 Patent, wherein said means for interconnecting at least one layer of metal located on a base for interconnecting transistors in said array, said metallization forming an input/output pad of an integrated circuit. An element according to claim 16.