JPS59119908A - プツシユプル出力回路 - Google Patents
プツシユプル出力回路Info
- Publication number
- JPS59119908A JPS59119908A JP57232818A JP23281882A JPS59119908A JP S59119908 A JPS59119908 A JP S59119908A JP 57232818 A JP57232818 A JP 57232818A JP 23281882 A JP23281882 A JP 23281882A JP S59119908 A JPS59119908 A JP S59119908A
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- Japan
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- current
- output
- circuit
- input stage
- transistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、インピーダンス変換と電流増幅を目的とす
るプツシ−プル出力回路、特に低消費電力で、電源電圧
利用率の高いブツシュゾル出力回路に関する。
るプツシ−プル出力回路、特に低消費電力で、電源電圧
利用率の高いブツシュゾル出力回路に関する。
グツシーゾル出力回路の一つの形式として、第1図に示
す回路が知られている。これはエミッタフォロワを構成
するPNP型およびNPN型の入力段トランジスタ#、
Ql 、Q2のペースヲ入力端子1に共通接続し、その
各出力T 5EPP回路を構成するNPN型および’P
NP型の出力段トランジスタQ3 、Q4を駆動し、
出力端子2に出力を得る回路であり、入力段゛トランジ
スタQl 。
す回路が知られている。これはエミッタフォロワを構成
するPNP型およびNPN型の入力段トランジスタ#、
Ql 、Q2のペースヲ入力端子1に共通接続し、その
各出力T 5EPP回路を構成するNPN型および’P
NP型の出力段トランジスタQ3 、Q4を駆動し、
出力端子2に出力を得る回路であり、入力段゛トランジ
スタQl 。
Q2にバイアス用ダイオードが不要であることと、電流
利得が高く、また電源電圧の利用率も高いという特長を
有するものである。
利得が高く、また電源電圧の利用率も高いという特長を
有するものである。
しかしながら、この回路は出力電流が大きくなっても入
力段トランジスタQl 、Q2がオフとなってしまわ
ないように、最大出力電流を出力段トランジスタQ8
、Q4の電流増幅率βで割った値より多くのバイアス
電流をQl、Q2に常に流しておく必要がある。従って
、出力端子2に接続される負荷のインピーダンスが低く
、最大出力電流が大きい場合には、小出力時でも大きな
バイアス電流が流れることによって消費電力が大きくな
ってしまう。この場合、入力段トランジスタQt+Qz
の負荷抵抗R,,R2を人キ<シてバイアス電流を減ら
すと、出力段トランジスタQa、Qaのベース電流によ
る電圧降下が無視できなくなり、型録電圧の利用率が悪
くなる。
力段トランジスタQl 、Q2がオフとなってしまわ
ないように、最大出力電流を出力段トランジスタQ8
、Q4の電流増幅率βで割った値より多くのバイアス
電流をQl、Q2に常に流しておく必要がある。従って
、出力端子2に接続される負荷のインピーダンスが低く
、最大出力電流が大きい場合には、小出力時でも大きな
バイアス電流が流れることによって消費電力が大きくな
ってしまう。この場合、入力段トランジスタQt+Qz
の負荷抵抗R,,R2を人キ<シてバイアス電流を減ら
すと、出力段トランジスタQa、Qaのベース電流によ
る電圧降下が無視できなくなり、型録電圧の利用率が悪
くなる。
この発明の目的は、電流利得が大きく、しかも低インピ
ーダンス負荷の場合つまり最大出力電流が大きくなって
も定常時の消費電力が小さく、さらに電源電圧利用率が
高く低電圧電源で動作できるゾッシーグル出力回路を提
供することにあるっ 〔発明の概要〕 この発明は、それぞれの出力段トランジスタの出力電流
をコレクタ側で検出し、その電流を一定の比率で同じト
ランジスタのベース側に帰還する電流帰還回路を付加す
ることにより、出力電流に応じて入力段トランジスタの
バイアス電流が変化するようにしたものである。
ーダンス負荷の場合つまり最大出力電流が大きくなって
も定常時の消費電力が小さく、さらに電源電圧利用率が
高く低電圧電源で動作できるゾッシーグル出力回路を提
供することにあるっ 〔発明の概要〕 この発明は、それぞれの出力段トランジスタの出力電流
をコレクタ側で検出し、その電流を一定の比率で同じト
ランジスタのベース側に帰還する電流帰還回路を付加す
ることにより、出力電流に応じて入力段トランジスタの
バイアス電流が変化するようにしたものである。
この発明によれば、出力電流が大きいときはそれに応じ
て入力段トランジスタのバイアス電流も増えることで入
力段トランジスタがオフ状態となってしまうことが防止
され、定常時、つまり出力電流が比較的小さいときには
バイアス電流も小さくなることによって、消費電力が低
減される。
て入力段トランジスタのバイアス電流も増えることで入
力段トランジスタがオフ状態となってしまうことが防止
され、定常時、つまり出力電流が比較的小さいときには
バイアス電流も小さくなることによって、消費電力が低
減される。
また、出力段トランジスタのベース電流による入力段ト
ランジスタの負荷抵抗での電圧降下の影響も電流帰還回
路によって吸収されるので、電源電圧利用率が改善され
、低電圧電源を用いた場合でも大出力を得ることができ
る。
ランジスタの負荷抵抗での電圧降下の影響も電流帰還回
路によって吸収されるので、電源電圧利用率が改善され
、低電圧電源を用いた場合でも大出力を得ることができ
る。
第2図はこの発明の基本的な一実施例を示す回路図であ
る。入力端子1にはエミッタフォロワを構成するPNP
型およびNPN型の人力段トラランノスタQl、Q20
ベースが共通接続すしている。トランジスタQlのエミ
ッタはJI[抵抗R,を介して高電位側の電源(例えば
正電源)■ に接続され、コレクタは低電位側の電源(
例えば負電源) vBHに接続されている。またトラン
ジスタQ2のエミッタは負荷抵抗R2を介して電源V。
る。入力端子1にはエミッタフォロワを構成するPNP
型およびNPN型の人力段トラランノスタQl、Q20
ベースが共通接続すしている。トランジスタQlのエミ
ッタはJI[抵抗R,を介して高電位側の電源(例えば
正電源)■ に接続され、コレクタは低電位側の電源(
例えば負電源) vBHに接続されている。またトラン
ジスタQ2のエミッタは負荷抵抗R2を介して電源V。
0に接続され、コレクタは電源Vecに接続されている
。
。
PNP型である入力段トランジスタQ1のエミッタは、
異極性すなわちNPN型の出力段トランジスタQ3のベ
ースに接続され、またNPN型であるもう一つの入力段
トランジスタQ2のエミッタは、やはり異極性であるP
NP型の出力段トランジスタQ4のベースに接続されて
いる。出力段トランジスタQ3 、Q4はエミッタが
出力端子2に接続されて5EPP回路を構成している。
異極性すなわちNPN型の出力段トランジスタQ3のベ
ースに接続され、またNPN型であるもう一つの入力段
トランジスタQ2のエミッタは、やはり異極性であるP
NP型の出力段トランジスタQ4のベースに接続されて
いる。出力段トランジスタQ3 、Q4はエミッタが
出力端子2に接続されて5EPP回路を構成している。
そして、出力段トランジスタQ3 、Q4のコレクタ側
からカレントミラー回路3,4をそれぞれ介して、同じ
トランジスタQ8.Q4のベース側へ一定の比率で電流
帰還が施されている。
からカレントミラー回路3,4をそれぞれ介して、同じ
トランジスタQ8.Q4のベース側へ一定の比率で電流
帰還が施されている。
上記の構成で、今、出力段トラン・クスタQ3+Q4の
コレクタ電流(カレントミラー回路3゜40入力電流)
をI3+I6 とし、カレントミラー回路3.4の出力
電流(帰還電流)をI21■5とし、カレントミラー回
路3,4の入出力電流比をKとおくと、次式の関係が成
立する。
コレクタ電流(カレントミラー回路3゜40入力電流)
をI3+I6 とし、カレントミラー回路3.4の出力
電流(帰還電流)をI21■5とし、カレントミラー回
路3,4の入出力電流比をKとおくと、次式の関係が成
立する。
l2==i3/K ・・・(1
)I5=I、 /K ・・・(
2)また、トランジスタQlとQ3 、Q2 とQ4
がいずれも1:nのエミツタ面積比を持っているとする
と、出力段トランジスタQ3 、Q4のコレクタ電流
I3 、I6は、Q3 、Q4の電流増幅率をβとし
て、 (II + I2 I’3 /β) (Is +Is
Is/β)= I 3 I 6 /n2− (3)
となる。Il 、I2は入力段トランジスタQ1+Q2
の負荷抵抗R1+R2に流れる電流でおる。
)I5=I、 /K ・・・(
2)また、トランジスタQlとQ3 、Q2 とQ4
がいずれも1:nのエミツタ面積比を持っているとする
と、出力段トランジスタQ3 、Q4のコレクタ電流
I3 、I6は、Q3 、Q4の電流増幅率をβとし
て、 (II + I2 I’3 /β) (Is +Is
Is/β)= I 3 I 6 /n2− (3)
となる。Il 、I2は入力段トランジスタQ1+Q2
の負荷抵抗R1+R2に流れる電流でおる。
出力端子2に得られる出力電流を■oとすると1、 =
I3−I6 ・・・(4)と
なる。ここでIo=0のときのバイアス電流を考えると
、l3=I6 、ll−I4である。
I3−I6 ・・・(4)と
なる。ここでIo=0のときのバイアス電流を考えると
、l3=I6 、ll−I4である。
そこで
l3=I6−Ic・・・(5)
I、 =I。= 1− (6)
と置くと、(3)式に(5) 、 (6)式を代入して
■。を求めると次のようになる。
■。を求めると次のようになる。
11
1c−I、/(−;−7−−−z>
−・・(7)(7)式で■は正であるから、次式が満足
されなければならない。
−・・(7)(7)式で■は正であるから、次式が満足
されなければならない。
また、出力電流IOが大きくなって例えば、Io二工3
・・・(9)のときを考
えると、トランジスタQ1がオフ状態とならないように
するためには、 11 +Iz >T3/β ・・・
(1(j)となっていればよい。従って11を小さくし
、消費電力を抑えることができる。工3についても同様
である。91式に(1) 、 (9)式を代入して整理
すると 1〉尤−紅 ・・・(11)K
β IO となる。I L/I o > oであるから、01)式
より少なくとも次の条件が満足されればよい。
・・・(9)のときを考
えると、トランジスタQ1がオフ状態とならないように
するためには、 11 +Iz >T3/β ・・・
(1(j)となっていればよい。従って11を小さくし
、消費電力を抑えることができる。工3についても同様
である。91式に(1) 、 (9)式を代入して整理
すると 1〉尤−紅 ・・・(11)K
β IO となる。I L/I o > oであるから、01)式
より少なくとも次の条件が満足されればよい。
K≦β ・・・(6)すな
わち、カレントミラー回路3,4の入出力電流比には(
8)、(6)式の条件を満たす範′囲内で任意に設定す
ることができ、回路の/々イアス電流は(7)式により
決定することができる。
わち、カレントミラー回路3,4の入出力電流比には(
8)、(6)式の条件を満たす範′囲内で任意に設定す
ることができ、回路の/々イアス電流は(7)式により
決定することができる。
第3図は第2図をより具体化した一実施例を示すもので
、カレントミラー回路3をトランジスタQs 、Qa
と抵抗R3により構成し、カレントミラー回路4をト
ランジスタQy 、Qs と抵抗R4により構成して
いる。この場合、カレントミラー回路3,4の入出力電
流比には抵抗R3+R4により決定され、数10倍とい
う比較的大きな値が得られる。このKの値は、・々イア
スミ流がスイッチング歪を最小とする値となるように設
定すればよい。
、カレントミラー回路3をトランジスタQs 、Qa
と抵抗R3により構成し、カレントミラー回路4をト
ランジスタQy 、Qs と抵抗R4により構成して
いる。この場合、カレントミラー回路3,4の入出力電
流比には抵抗R3+R4により決定され、数10倍とい
う比較的大きな値が得られる。このKの値は、・々イア
スミ流がスイッチング歪を最小とする値となるように設
定すればよい。
第4図に示す実施例は、第3図のカレントミラー回路3
,4における抵抗R3r R4を除去するとともに、ト
ランジスタQ5.Q7のエミソク面積をQa、Qs の
それより大きくして、入出力電流比Kを10倍以下に小
さくするようにしたものである。
,4における抵抗R3r R4を除去するとともに、ト
ランジスタQ5.Q7のエミソク面積をQa、Qs の
それより大きくして、入出力電流比Kを10倍以下に小
さくするようにしたものである。
第5図に示す実施例は、カレントミラー回路5.6にさ
らにトランジスタQ91Q10を追加し、その入出力電
流比Kを にユβ ・・・(11としたもので
ある。この実施例によればKを(ロ)式の条件を満たす
最大の値に設定できるので、消費電力は最小となる。
らにトランジスタQ91Q10を追加し、その入出力電
流比Kを にユβ ・・・(11としたもので
ある。この実施例によればKを(ロ)式の条件を満たす
最大の値に設定できるので、消費電力は最小となる。
−さらに、第6図に示す実施例は第3図の実施例におけ
る抵抗R1r R2を除去し、代りに共通のバイアス抵
抗R5によって・々イアスミ流を決定するようにした例
である。
る抵抗R1r R2を除去し、代りに共通のバイアス抵
抗R5によって・々イアスミ流を決定するようにした例
である。
この発明はその他種々変形実施が可能であり、例えば第
2図〜第5図の実施例において、抵抗R1,R2は電流
源に置換えてもよい。
2図〜第5図の実施例において、抵抗R1,R2は電流
源に置換えてもよい。
以上説明したように、この発明によればカレントミラー
回路等の電流帰還回路を出力段トランジスタに付加する
ことによって、特に小出力時の消費電力を低減させるこ
とができるとともに、電源電圧利用率を向上させてより
低電圧電源のもとて大電流を出力でき、IC化に適した
ものと々る。これによってICの信頼性向上とコストの
低減が期待できる。
回路等の電流帰還回路を出力段トランジスタに付加する
ことによって、特に小出力時の消費電力を低減させるこ
とができるとともに、電源電圧利用率を向上させてより
低電圧電源のもとて大電流を出力でき、IC化に適した
ものと々る。これによってICの信頼性向上とコストの
低減が期待できる。
第1図は従来のプツシ−ゾル出力回路の回路図、第2図
はこの発明の基本構成を第す回路図、第3図〜第6図は
この発明の実施例を示す回路図である。 1・・・入力端子、2・・・出力端子、3.4・・カレ
ントミラー回路(電流帰還回路)、Ql 、Q2・・
・入力段トランジスタ、Qa 、Q4・・・出力段ト
ラン・ソスタ。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図
はこの発明の基本構成を第す回路図、第3図〜第6図は
この発明の実施例を示す回路図である。 1・・・入力端子、2・・・出力端子、3.4・・カレ
ントミラー回路(電流帰還回路)、Ql 、Q2・・
・入力段トランジスタ、Qa 、Q4・・・出力段ト
ラン・ソスタ。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図
Claims (2)
- (1)入力端子にペースが共通に接続されたエミッタフ
ォロワを構成するPNP型およびNPN型の入力段トラ
ンジスタの出力により、各々極性の異なる出力段トラン
ジスタを駆動するプツシ−ゾル出力回路において、それ
ぞれの出力段トランジスタの出力電流をコレクタ側で検
出し、その電流を一定の比率で同じトランジスタのペー
ス側へ帰還する電流帰還回路を備えたことを特徴とする
グツシープル出力回路。 - (2) ff電流帰還回路カレンI−ミラー回路であ
ることを特徴とする特許請求の範囲第1項記載のプッシ
ュプル出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57232818A JPS59119908A (ja) | 1982-12-25 | 1982-12-25 | プツシユプル出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57232818A JPS59119908A (ja) | 1982-12-25 | 1982-12-25 | プツシユプル出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59119908A true JPS59119908A (ja) | 1984-07-11 |
Family
ID=16945253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57232818A Pending JPS59119908A (ja) | 1982-12-25 | 1982-12-25 | プツシユプル出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59119908A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59140704A (ja) * | 1983-01-31 | 1984-08-13 | Rohm Co Ltd | 増幅回路 |
US5977829A (en) * | 1997-11-18 | 1999-11-02 | Harris Corporation | Low distortion current feedback amplifier with dynamic biasing |
JP2003060452A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
CN109596874A (zh) * | 2018-10-31 | 2019-04-09 | 电子科技大学 | 一种驱动能力增强的阻抗变换电路 |
-
1982
- 1982-12-25 JP JP57232818A patent/JPS59119908A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59140704A (ja) * | 1983-01-31 | 1984-08-13 | Rohm Co Ltd | 増幅回路 |
JPH0425725B2 (ja) * | 1983-01-31 | 1992-05-01 | Rohm Kk | |
US5977829A (en) * | 1997-11-18 | 1999-11-02 | Harris Corporation | Low distortion current feedback amplifier with dynamic biasing |
JP2003060452A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
CN109596874A (zh) * | 2018-10-31 | 2019-04-09 | 电子科技大学 | 一种驱动能力增强的阻抗变换电路 |
CN109596874B (zh) * | 2018-10-31 | 2020-10-16 | 电子科技大学 | 一种驱动能力增强的阻抗变换电路 |
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