JPS59119908A - プツシユプル出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、インピーダンス変換と電流増幅を目的とす
るプツシ−プル出力回路、特に低消費電力で、電源電圧
利用率の高いブツシュゾル出力回路に関する。

〔発明の技術的背景とその問題点〕

グツシーゾル出力回路の一つの形式として、第１図に示
す回路が知られている。これはエミッタフォロワを構成
するＰＮＰ型およびＮＰＮ型の入力段トランジスタ＃、
Ｑｌ　、Ｑ２のペースヲ入力端子１に共通接続し、その
各出力Ｔ　５ＥＰＰ回路を構成するＮＰＮ型および’Ｐ
ＮＰ型の出力段トランジスタＱ３　　、Ｑ４を駆動し、
出力端子２に出力を得る回路であり、入力段゛トランジ
スタＱｌ　。

Ｑ２にバイアス用ダイオードが不要であることと、電流
利得が高く、また電源電圧の利用率も高いという特長を
有するものである。

しかしながら、この回路は出力電流が大きくなっても入
力段トランジスタＱｌ　　、Ｑ２がオフとなってしまわ
ないように、最大出力電流を出力段トランジスタＱ８　
　、Ｑ４の電流増幅率βで割った値より多くのバイアス
電流をＱｌ、Ｑ２に常に流しておく必要がある。従って
、出力端子２に接続される負荷のインピーダンスが低く
、最大出力電流が大きい場合には、小出力時でも大きな
バイアス電流が流れることによって消費電力が大きくな
ってしまう。この場合、入力段トランジスタＱｔ＋Ｑｚ
の負荷抵抗Ｒ，，Ｒ２を人キ＜シてバイアス電流を減ら
すと、出力段トランジスタＱａ、Ｑａのベース電流によ
る電圧降下が無視できなくなり、型録電圧の利用率が悪
くなる。

〔発明の目的〕

この発明の目的は、電流利得が大きく、しかも低インピ
ーダンス負荷の場合つまり最大出力電流が大きくなって
も定常時の消費電力が小さく、さらに電源電圧利用率が
高く低電圧電源で動作できるゾッシーグル出力回路を提
供することにあるっ 〔発明の概要〕 この発明は、それぞれの出力段トランジスタの出力電流
をコレクタ側で検出し、その電流を一定の比率で同じト
ランジスタのベース側に帰還する電流帰還回路を付加す
ることにより、出力電流に応じて入力段トランジスタの
バイアス電流が変化するようにしたものである。

〔発明の効果〕

この発明によれば、出力電流が大きいときはそれに応じ
て入力段トランジスタのバイアス電流も増えることで入
力段トランジスタがオフ状態となってしまうことが防止
され、定常時、つまり出力電流が比較的小さいときには
バイアス電流も小さくなることによって、消費電力が低
減される。

また、出力段トランジスタのベース電流による入力段ト
ランジスタの負荷抵抗での電圧降下の影響も電流帰還回
路によって吸収されるので、電源電圧利用率が改善され
、低電圧電源を用いた場合でも大出力を得ることができ
る。

〔発明の実施例〕

第２図はこの発明の基本的な一実施例を示す回路図であ
る。入力端子１にはエミッタフォロワを構成するＰＮＰ
型およびＮＰＮ型の人力段トラランノスタＱｌ、Ｑ２０
ベースが共通接続すしている。トランジスタＱｌのエミ
ッタはＪＩ［抵抗Ｒ，を介して高電位側の電源（例えば
正電源）■　に接続され、コレクタは低電位側の電源（
例えば負電源）　ｖＢＨに接続されている。またトラン
ジスタＱ２のエミッタは負荷抵抗Ｒ２を介して電源Ｖ。

０に接続され、コレクタは電源Ｖｅｃに接続されている
。

ＰＮＰ型である入力段トランジスタＱ１のエミッタは、
異極性すなわちＮＰＮ型の出力段トランジスタＱ３のベ
ースに接続され、またＮＰＮ型であるもう一つの入力段
トランジスタＱ２のエミッタは、やはり異極性であるＰ
ＮＰ型の出力段トランジスタＱ４のベースに接続されて
いる。出力段トランジスタＱ３　　、Ｑ４はエミッタが
出力端子２に接続されて５ＥＰＰ回路を構成している。

そして、出力段トランジスタＱ３　、Ｑ４のコレクタ側
からカレントミラー回路３，４をそれぞれ介して、同じ
トランジスタＱ８．Ｑ４のベース側へ一定の比率で電流
帰還が施されている。

上記の構成で、今、出力段トラン・クスタＱ３＋Ｑ４の
コレクタ電流（カレントミラー回路３゜４０入力電流）
をＩ３＋Ｉ６　とし、カレントミラー回路３．４の出力
電流（帰還電流）をＩ２１■５とし、カレントミラー回
路３，４の入出力電流比をＫとおくと、次式の関係が成
立する。

ｌ２＝＝ｉ３／Ｋ　　　　　　　　　　　　・・・（１
）Ｉ５＝Ｉ、　／Ｋ　　　　　　　　　　　　・・・（
２）また、トランジスタＱｌとＱ３　　、Ｑ２　とＱ４
がいずれも１：ｎのエミツタ面積比を持っているとする
と、出力段トランジスタＱ３　　、Ｑ４のコレクタ電流
Ｉ３　、Ｉ６は、Ｑ３　　、Ｑ４の電流増幅率をβとし
て、 （ＩＩ　＋　Ｉ２　　Ｉ’３　／β）　（Ｉｓ　＋Ｉｓ
　　Ｉｓ／β）＝　Ｉ　３　Ｉ　６　／ｎ２−　（３）
となる。Ｉｌ　、Ｉ２は入力段トランジスタＱ１＋Ｑ２
の負荷抵抗Ｒ１＋Ｒ２に流れる電流でおる。

出力端子２に得られる出力電流を■ｏとすると１、　＝
Ｉ３−Ｉ６　　　　　　　　　　　　　・・・（４）と
なる。ここでＩｏ＝０のときのバイアス電流を考えると
、ｌ３＝Ｉ６　、ｌｌ−Ｉ４である。

そこで ｌ３＝Ｉ６−Ｉｃ・・・（５） Ｉ、　＝Ｉ。＝　１−　（６） と置くと、（３）式に（５）　、　（６）式を代入して
■。を求めると次のようになる。

　１１ １ｃ−Ｉ、／（−；−７−−−ｚ＞　　　　　　　　　
−・・（７）（７）式で■は正であるから、次式が満足
されなければならない。

また、出力電流ＩＯが大きくなって例えば、Ｉｏ二工３
　　　　　　　　　　　　　　・・・（９）のときを考
えると、トランジスタＱ１がオフ状態とならないように
するためには、 １１　＋Ｉｚ　＞Ｔ３／β　　　　　　　　　　・・・
（１（ｊ）となっていればよい。従って１１を小さくし
、消費電力を抑えることができる。工３についても同様
である。９１式に（１）　、　（９）式を代入して整理
すると １〉尤−紅　　　　　　　　　　　・・・（１１）Ｋ　
　β　　ＩＯ となる。Ｉ　Ｌ／Ｉ　ｏ　＞　ｏであるから、０１）式
より少なくとも次の条件が満足されればよい。

Ｋ≦β　　　　　　　　　　　　　　・・・（６）すな
わち、カレントミラー回路３，４の入出力電流比には（
８）、（６）式の条件を満たす範′囲内で任意に設定す
ることができ、回路の／々イアス電流は（７）式により
決定することができる。

第３図は第２図をより具体化した一実施例を示すもので
、カレントミラー回路３をトランジスタＱｓ　　、Ｑａ
　と抵抗Ｒ３により構成し、カレントミラー回路４をト
ランジスタＱｙ　　、Ｑｓ　と抵抗Ｒ４により構成して
いる。この場合、カレントミラー回路３，４の入出力電
流比には抵抗Ｒ３＋Ｒ４により決定され、数１０倍とい
う比較的大きな値が得られる。このＫの値は、・々イア
スミ流がスイッチング歪を最小とする値となるように設
定すればよい。

第４図に示す実施例は、第３図のカレントミラー回路３
，４における抵抗Ｒ３ｒ　Ｒ４を除去するとともに、ト
ランジスタＱ５．Ｑ７のエミソク面積をＱａ、Ｑｓ　の
それより大きくして、入出力電流比Ｋを１０倍以下に小
さくするようにしたものである。

第５図に示す実施例は、カレントミラー回路５．６にさ
らにトランジスタＱ９１Ｑ１０を追加し、その入出力電
流比Ｋを にユβ　　　　　　　　　　・・・（１１としたもので
ある。この実施例によればＫを（ロ）式の条件を満たす
最大の値に設定できるので、消費電力は最小となる。

−さらに、第６図に示す実施例は第３図の実施例におけ
る抵抗Ｒ１ｒ　Ｒ２を除去し、代りに共通のバイアス抵
抗Ｒ５によって・々イアスミ流を決定するようにした例
である。

この発明はその他種々変形実施が可能であり、例えば第
２図〜第５図の実施例において、抵抗Ｒ１，Ｒ２は電流
源に置換えてもよい。

以上説明したように、この発明によればカレントミラー
回路等の電流帰還回路を出力段トランジスタに付加する
ことによって、特に小出力時の消費電力を低減させるこ
とができるとともに、電源電圧利用率を向上させてより
低電圧電源のもとて大電流を出力でき、ＩＣ化に適した
ものと々る。これによってＩＣの信頼性向上とコストの
低減が期待できる。

【図面の簡単な説明】

第１図は従来のプツシ−ゾル出力回路の回路図、第２図
はこの発明の基本構成を第す回路図、第３図〜第６図は
この発明の実施例を示す回路図である。 １・・・入力端子、２・・・出力端子、３．４・・カレ
ントミラー回路（電流帰還回路）、Ｑｌ　　、Ｑ２・・
・入力段トランジスタ、Ｑａ　　、Ｑ４・・・出力段ト
ラン・ソスタ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）入力端子にペースが共通に接続されたエミッタフ
   ォロワを構成するＰＮＰ型およびＮＰＮ型の入力段トラ
   ンジスタの出力により、各々極性の異なる出力段トラン
   ジスタを駆動するプツシ−ゾル出力回路において、それ
   ぞれの出力段トランジスタの出力電流をコレクタ側で検
   出し、その電流を一定の比率で同じトランジスタのペー
   ス側へ帰還する電流帰還回路を備えたことを特徴とする
   グツシープル出力回路。
2. （２）　　ｆｆ電流帰還回路カレンＩ−ミラー回路であ
   ることを特徴とする特許請求の範囲第１項記載のプッシ
   ュプル出力回路。