JPS5936405A - 入力増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 仁の発明は半導体集積回路などに用いられる入力増幅回
路の改良に関するものである。

半導体集積回路においては、入力端子につながれた入力
増幅回路に最も雑音信号が入り易く、外部からの雑音信
号をその入力増幅回路が無差別に取り込むと半導体集積
回路は誤動作をすることになる。そこで、例えば入力増
幅回路をシュミット回路構成とすることによって、雑音
信号による誤動作を避けるという方策が用いられている
。

第１図は従来のシュミット回路構成の入力増幅回路の一
例を示す回路図で、ｎチャネル電界効果トランジスタ（
ｎＦＥＴ）で集積回路形式に構成されている。（１）は
シュミット増幅器、（２）はその入力端子、（３）は出
力端子、（４）はそのシュミット増幅器（１）を駆動す
る電圧■ＤＤを供給する電源端子、（５）は梯線電圧ｖ
８８を供給する帰線である。ＦＥＴ（６）はデプレッシ
ョン形であす、ＦＥＴ（７）　：ｌっ・よび（８）は−
Ｌンハンスメント形で６ｂ、ｒａＴ（７）および（８）
は接続点（９）で直列につながれ、入力端子（２）はＦ
’ＥＴ（７）および（３）のゲー）Ｋ共通に接続されて
いる。ＦＥＴ（６）および（７）も直列に接続されその
接続点にけＰＥＴ（６）およびエンハンスメント形］ｉ
’ＥＴα１のゲートがつながれるとともに出力端子（３
）へ引出されている。そしてＦＥＴα１のドレインおよ
びソースがそれぞれ電源端子（４）および接続点（９）
につながれている。

さて、この回路において、入力端子（２）Ｋ信号が入っ
たときの動作を正論理の場合について説明する。まず、
入力端子（２）にＦＥＴ（８）のしきい値以下の電圧が
印加されている場合は、このシュミット増幅器（１）は
定常状態を保つ。すなわち、ＦＥＴ（８）はオフ状態（
ＯＦＦ）であり、従って、ｌ；Ｔ（６）はオン状態（Ｏ
Ｎ）となり、それによってＦ　Ｅ　Ｔ　（１１もＯＮと
なり、接続点（９）の電位も入力端子（２）の電位に対
して十分高い値になっている。当然、出力端子（３）は
高レベルとなっている。

次いで、入力端子（２）の電位が高レベルに移行してＦ
［Ｔ（８）のしきい値電圧ｖＴ８を越えると、ＦＥＴ（
８）はＯＮとなシ、フィードバック用ＦＥＴαりのソー
スから接続点（９）を通って１ｉ’Ｅ’ｌ”（８）ｌ／
（電流が流れる。更に入力電圧が上昇しその高レベル値
がＦＥＴ（７）のしきい値電圧ｖＴＨと接続点（９）の
電位ｖ、８との和Ｖエヨを越えるとＦ　ＩＧ　Ｔ　（７
３もＯＮとなり、出力端子（３）の電位は低レベルに変
化するとともに、ＦＥＴＱＯもＯＦＦとなる。入力端子
が上記Ｖエヨを越えて大きくなってもこの状態が保たれ
る。

次に、入力電圧が上記Ｖエヨよシ大きい値から低下する
場合を考えると、入力電圧がＦＩＴ（７）のしきい値電
圧■７Ｌと接続点（９）の電位ｖ９Ｌとの和Ｖ□１より
も低くなると、Ｉｉ’ＥＴ（７１はＯＦ’Ｆとなり、従
つで１ｉ’ＥＴ（６）はＯＮとなシ出力端子（３）の電
位は再び高レベルに移行する。このとき、ＦＥＴα０が
ＯＦＦであったので、ＦＥＴＱ（ＪからけＦ’ＥＴ（８
）ＶＣ電流が流れていなかったので接続点（９）の電位
ｖ、Ｌは前述のｖ、１１より低い値となる。また、当然
ながらＦ　Ｅ　Ｔ　（７Ｊのしきい値電圧は接続点（９
）の電位が高いほど大きな値となるから、ｖ７□〈ｖ７
□であることは明らかである。従って、シュミット増幅
回路（１）の２つのしきい値電圧Ｖ工、とｖｘＬとは互
いに異った値をもつことＫなり、ヒステリシス特性を示
す。第２図は第１図のシュミット増幅回路（１）のこの
入出力特性を定性的に示す０すなわち、入力電圧が低レ
ベルから高レベルへ移行するときは出力電圧は矢印ａに
沿って変イヒし、入力電圧が高レベルから低レベルへ移
行するときは出力電圧は矢印ｂＫ沿って変化する０ ここで通常の単純な入力増幅回路の場合のしきい値電圧
をＶＮとし、シュミット増幅回路（１）のしきい値電圧
をＶ□、＞ＶＮ＞Ｖ□１となるように設定された場合を
考える。通常の単純な入力増幅回路ではｖＨを越える雑
音入力で誤動作するが、第１図のシュミット増幅回路（
１）ではＶ□８以下の雑音入力では誤動作をせず■エヨ
を越えてはじめて出力電圧を出す。

第３図はこの動作を定性的に示したもので、Ａは雑音入
力電圧波形、Ｂはこれに対応する出力電圧波形である。

このように雑音入力による誤動作を低減させるにはシュ
ミット増幅回路（１）のしきい値Ｖ　を大きくすればよ
いことになる。また、高しｌｌ ベルから低レベルに立下る雑音入力に対してはシュミッ
ト増幅回路（１）の下方のしきい値■ＫＬを十分小さく
すればよい。ところで、これらＶｘ、　、　Ｖ□１の値
は入力端子（２）に接続される。図示せぬ信号源回路の
電気的特性とのかね合いで定まるので、任意の値ＫｖＩ
Ｈ２ｖｘＬを定めることができず、従来のシュミット増
幅回路（１）では十分な雑音信号排除能力が期待できな
かった。

この発明は以上のような点Ｋｆｉみてなされたもので、
一般に雑音信号のパルス幅は本来の入力信号のパルス幅
に比して狭いことに着目し、シュミット増幅回路のフィ
ードバックループに遅延回路を付加することＫよって、
しきい値を越えて変化する雑音でも幅の狭いものは排除
することができる入力増幅回路を提供することを目的と
している０第４図はこの発明の一実施例を示す回路図で
、（ｌりはこの実施例になるシュミット増幅回路、θ乃
は入力端子、ｔｌ、１１は出力端子、（１４）は駆動電
源電圧ｖＤゎを供給する電源端子、（１６）は帰線電圧
ｖ８ｓを供給する帰線である。この実施例もすべてｎＦ
ＥＴで構成され、ｕ）、ｔＭ、ｎ、ｃｎ、ｃｎはデグＬ
／　ツショ７形ＦＥＴ。

（１７）、ｔｌ樽、シυ、脅、に）、２θはエンハンス
メント形ＦＥＴである。入力端チーはＦＥＴＩＩη、θ
場のゲートに共通に接がれている。ＦＥＴｔ２０）およ
びＩ２υ、（イ）および曽、（ハ）およびに）、並びに
（ホ）および＠はそれぞれインバータ回ｖ！Ｉを構成し
、これらのインバータ回路のそれぞれの出力点ｎ、ｕｖ
、ｃｓＩ）は順次次段のインバータ回路のゲート入力に
つなぐことによって、４段の縦続インバータ列を形成し
ている。

Ｆ　Ｅ　Ｔｉ１６１　、（１７）　ｒ　ｔ’線からなる
初段部分は第１図の回路と殆んど同様で、Ｆ’　Ｅ　Ｔ
ｉ１６）　、　（ｌηの接続点（ハ）は、ＦＥＴｕＯ）
　、　（２１１からなるインバータ回路のゲート入力に
つながっており、１ｉ’ＥＴ（７）、Ｖθかもなるイン
バータ回路の出力はその出力点６４からＦ　Ｅ　Ｔｔ１
７）　、　（１８）の接続点０９）に帰還きれ、ＦＥＴ
■、曽からなるインバータ回路の出力点ｃ１１）から出
力端子０３）が引出−Ｊ　ｈている。ＦＥ　Ｔ　ＷＯ）
　、　（２１）からなるインバータ回路の出力点（イ）
にはコンデンサＧ３が、上記出力点Ｃ（＋１にはコンデ
ンサ管が接続されておシ、初段のインバータ回路のＦＥ
Ｔｅυの入力がそのしきい値をはさんで高レベルと低レ
ベルとの間を変化するときに出力点脅への出力に時間遅
延を生じるようにしたものである。

この実施例回路において、低レベルから高レベルに立上
る雑音信号が入力端子α乃に印加された場合について説
明する。入力電圧がＥ　Ｅ　Ｔ（Ｉｓ）のしきい値よυ
も十分低い場合は接続点−およびに）は高レベルに保た
れる。この状態で、入力端子０２に雑音信号が入ると、
そのレベルがＥ　Ｅ　Ｔ（＋７）　、　Ｕ８）をＯＮに
させるレベルＶ工、に達すると、接続点に）のレベルは
高レベルから低レベルに変化する。接続点に）は４段の
インバータ回路の入力釦なっているので、信号は遅延し
ながら伝播して行く。もし、接続点Ｃ３］）すなわち出
力端子Ｑ３）が高レベルに立上る前に、入力雑音電圧が
再び立下り、そのレベルがｖＩＩＩ以下になると、ＥＥ
ＴＯ７）はＯＦＦとなり、従って、再びインバータ列の
人力は高レベルとなって、出力端子−が高レベルになる
のを妨げる。このようにヒステリシス特性をもった回路
であるにも拘らず、帰還点い擾の電位が高レベルである
限り、入力雑音信号が再び立下ったことを■。８の電圧
レベルで検出できるので、高速な復帰動作が行なわれ、
より高いＭ音信号排除能力をもつっところで、入力端子
ｕＺに印加てｒ５た入力信号が立上った後、出力端子時
に現わ１−１以後（弓１絖き高ノベル力４人力しつづけ
イ・こきＩ＝　１：、、ｌ希Ｒ点（４）は低しベノ３と
なり、従って接続Ｊ！５．Ｊ９の電車を低レベル（てな
る。鈍って、それ以降（二人力信号が再び低レベルＩで
立下る１合１（は■□、＝ｒ／但ハ電伍電車し−＋’ヤ
（て遅してＦ　Ｅ　Ｔｉ１７：が・ＤＦＦｌてｉつて１
′：じのでその変化がインバータ列を伝わって二カ席子
、１３の電位を低／ベル１τ戻す。

こつよう（−して、この実施例回路では、入力端子、２
１て却訓でれる入力信号カ、ユ上って佐、インバ−タ列
でつくらｔ−ｔた遅延時間以内に上記入力信号トニュ下
ｒ、げ、それは雑音入力として排除ゴることて二で今、
上記遅延時間以上継続する７（力信号は正規信号こして
取５込与、労、つ、入カズ・二再び立下る場合に／ユミ
ノト物江をもで−せることができるので　姓音押Ｆ−除
耗力は犬きハ０ 篤５区１；こ○実施例回路○尼、答を示す波形図で１、
ｚ、　、Ｊ大つ電圧９．形、とは出力市圧彼杉を示すＯ
スでバ・′−２・ノ゛Ｉ７し毛、０値■□ヨに迫しない
場合、ノ乏ノース（ロ）はしきい値■、を超えるがパル
ス幅が回路の遅延時間よシ短い場合で、いずれも雑音と
して排除でれ出力電圧は出ない。パルス（ハ）のよう洗
、シきい値■ＩＥを越えかつ、パルス幅が回路の遅延時
間を越えたとき１ｃは、図Ｂに示すように出力電圧を出
す。

上記説明は入力信号が低レベルから高レベルに立上る場
合について述べたが、入力信号が高レベルから低レベル
への立下りのとき、甘た１・１立上り。

立下りの双方についても同様の特性をもたせることも可
能でおる。また、上記実施例において接続点旺への帰還
駆動インバータを構成するＦＥＴ（至）。

□□□ハエンハンスメン）　形ＦＥＴＫよるグツシュプ
ル７７７７回路とすることもでき、出力端子−も任意の
負荷ＦＥＴから取シ出すことができる。更に遅延回路と
してインバータ列を用いたが、その他の形式の遅延回路
であってもよ一０ 以上詳述したように、この発明に力る入力増幅回路では
、遅延特性とシュミット特性とを利用したのですぐれた
雑音排除能力を有する。

【図面の簡単な説明】

第１図は従来のシュミット回路構成の入力増幅回路の一
例を示す回路図、第２図はその入出力特性図、第３図は
第１図の従来回路の入力電圧と出力電圧との定性的波形
図、第４図はこの発明の一実施例を示す回路図、第５図
はこの実施例回路の入力電圧と出力電圧との定性的波形
図である。 図において、ｔｌｌＪは入力増幅回路、（１渇は入力端
子、賎は出力端子、（Ｊ４）は電源端子、１１５１は帰
線、川は第１のＦＥＴ、Ｊ７１は第２のＦＥＴ５賎は第
３のＦＥＴ　。 んノ〜（ロ）はインバータ列を構成するＦＥＴ、ｃ６．
図）はコンデンサである。 なお、図中同一符号は同一または相当部分を示す０ 代理人　為野信−（外１名） 第１１　　　　　　第２図 第３図 端間 晴間 第４図 第す図 椅刈 椅間 手続補正書（自発） 特許１）°長官殿 Ｊ、事ｆ！１の表示　　　　特願昭５７−１１７４６３
号２、発明の名（ろ、　　　入力増幅回路３、　禎１正
をすると 事ｆ！（との関係　　　特許出願人 代表者片由仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。

Claims (3)

【特許請求の範囲】
1. （１）　　出力電圧が入力電圧一対してヒステリシス特
   性を有するような帰還ルーズを有するものにおいて、上
   記帰還ループに時間遅延特性をもたせたことを特徴とす
   る入力増幅回路。
2. （２）　　同一のチャネル形のデプレッション形の第１
   の電界効果トランジスタ（以下１’−ＦＥＴＪという。 ）並びにエンハンスメント形の第２および第３のＩｒＥ
   Ｔを直列に接続し、上記第１のＦＥＴのゲートは上記第
   １および第２０ＹＥＴの接続点に接続し、上記第２およ
   び第３のＦＥＴのゲートに共通に入力電圧を供給すると
   ともに１上記第１および第２０Ｆ１ＥＴの接続点の電圧
   を時間遅延特性をもつ帰還路を介して上記第２および第
   ３０Ｅ’ＥＴの接続点へ帰還するようＫしたことを特徴
   とする特許請求の範囲第１項記載の入力増幅回路。
3. （３）　　帰還路にコンデン′＋ｊ釦よって時間遅延特
   性をもたせたＦＥＴインバータ列を用いたことを特徴と
   する特許請求の範囲第２項記載の入力増幅回路。