JPS5935246A - トレ−サ - Google Patents
トレ−サInfo
- Publication number
- JPS5935246A JPS5935246A JP57144304A JP14430482A JPS5935246A JP S5935246 A JPS5935246 A JP S5935246A JP 57144304 A JP57144304 A JP 57144304A JP 14430482 A JP14430482 A JP 14430482A JP S5935246 A JPS5935246 A JP S5935246A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- trigger
- clock
- internal storage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はトレーサ（状態履歴装置）に関する。
従来、この種のトレーサにおいては、トリガ発生回路が
第１図に示すように入力信号ｘｏｏ−ｉ（ｉ＝ｌ、・・
・・・・、ｌ）と、トルー（ＴＲＵＥ））す第１指示信
号１ｏｘ−ｔ（ｉ＝ｔ・川・・ｌ）と、コンブリメント
（ＣＯＭＰＬＥＭＥＮＴ））リガ指示信号１０２−ｉ（
ｉ＝ｌ、・・・・・・ｌ）と、トリガ無効指示信号１０
３−１（１＝１＊・・・・・・、りとを入力するアンド
ゲートｘ＝、 ２＝、４（ｉ＝ｔ、・・・・・・、２
）とオアゲー）３−１（ｔ＝ｘ、・・・・・・ｌ）から
構成され、複数の入力信号の各トリガ指示信号による組
合せ条件を取って、格納停止トリガ信号１０７を発生さ
せていたため、１つあるいは複数の入力信号をあるクロ
、り数遅らせた信号と、他の信号との組合せ金取ってト
リガを発生させることができないという欠点があった。
第１図に示すように入力信号ｘｏｏ−ｉ（ｉ＝ｌ、・・
・・・・、ｌ）と、トルー（ＴＲＵＥ））す第１指示信
号１ｏｘ−ｔ（ｉ＝ｔ・川・・ｌ）と、コンブリメント
（ＣＯＭＰＬＥＭＥＮＴ））リガ指示信号１０２−ｉ（
ｉ＝ｌ、・・・・・・ｌ）と、トリガ無効指示信号１０
３−１（１＝１＊・・・・・・、りとを入力するアンド
ゲートｘ＝、 ２＝、４（ｉ＝ｔ、・・・・・・、２
）とオアゲー）３−１（ｔ＝ｘ、・・・・・・ｌ）から
構成され、複数の入力信号の各トリガ指示信号による組
合せ条件を取って、格納停止トリガ信号１０７を発生さ
せていたため、１つあるいは複数の入力信号をあるクロ
、り数遅らせた信号と、他の信号との組合せ金取ってト
リガを発生させることができないという欠点があった。
発明の目的
本発明の目的は、外部から与えられるクロックによるｎ
クロック分の遅れを１つあるいにｔ複数のトリガ入力信
号にもたせ、前記遅れをもたされたトリガ入力信号と遅
れをもたされていない他のトリガ入力信号との組合せ条
件をとって、格納停止トリガ全発生することにより上記
欠点を除去した装置’を提供することにある。
クロック分の遅れを１つあるいにｔ複数のトリガ入力信
号にもたせ、前記遅れをもたされたトリガ入力信号と遅
れをもたされていない他のトリガ入力信号との組合せ条
件をとって、格納停止トリガ全発生することにより上記
欠点を除去した装置’を提供することにある。
発明の構成
本発明によると複数の入力信号をあらかじめ設定された
周期で内部記憶装置に格納するとともに前記内部記憶装
置のアドレスを更新する手段と、もたせる手段と、前記
遅れをもたされたトリガ用入力信号と遅れをもたされて
いない他の１つあるいは複数のトリガ用入力信号とのあ
らかじめ設定された組合せ条件を取って格納停止トリガ
を発生する手段と、前記格納停止トリガが発生してから
あらかじめ設定された周期分だけ入力信号を内部記憶装
置に格納後に格納を停止する手段と、格納停止後前記内
部記憶装置に格納しであるデータを出力する手段を含む
ことを特徴とするトレーサが得られる。
周期で内部記憶装置に格納するとともに前記内部記憶装
置のアドレスを更新する手段と、もたせる手段と、前記
遅れをもたされたトリガ用入力信号と遅れをもたされて
いない他の１つあるいは複数のトリガ用入力信号とのあ
らかじめ設定された組合せ条件を取って格納停止トリガ
を発生する手段と、前記格納停止トリガが発生してから
あらかじめ設定された周期分だけ入力信号を内部記憶装
置に格納後に格納を停止する手段と、格納停止後前記内
部記憶装置に格納しであるデータを出力する手段を含む
ことを特徴とするトレーサが得られる。
次に不発明について図面を参照して詳細に説明する。
本発明の第一の実施例を示す第２図において、本発明の
トレーサは、格納停止トリガ発生回路５と、内部記憶装
置６，７と、表示装置８と、内部記憶装置６，７のアド
レスを与えるカウンタ９゜１１と、格納停止トリガ発生
後に実際に内部記憶装置６への入力信号１００の格納を
停止するための信号を出力するカウンタ１０と、内部記
憶装置６への格納中を表示するフリップフロップ１５と
、カウンタ１０の更新を指示するフリップフロップ１６
と、内部記憶装置６から７へのデータの移送中を表示す
るフリップフロップ１７と、アンドゲート１２，１３．
１８と、オアゲート１４と、遅延回路１９，２０．２１
とで構成され、１１５は入力信号１００のサンプルタイ
ミングを与えるクロック信号、１１６は表示装置制御用
クロック、１１７はこのトレーサを有効とする外部から
のスイッチパルス信号である。
トレーサは、格納停止トリガ発生回路５と、内部記憶装
置６，７と、表示装置８と、内部記憶装置６，７のアド
レスを与えるカウンタ９゜１１と、格納停止トリガ発生
後に実際に内部記憶装置６への入力信号１００の格納を
停止するための信号を出力するカウンタ１０と、内部記
憶装置６への格納中を表示するフリップフロップ１５と
、カウンタ１０の更新を指示するフリップフロップ１６
と、内部記憶装置６から７へのデータの移送中を表示す
るフリップフロップ１７と、アンドゲート１２，１３．
１８と、オアゲート１４と、遅延回路１９，２０．２１
とで構成され、１１５は入力信号１００のサンプルタイ
ミングを与えるクロック信号、１１６は表示装置制御用
クロック、１１７はこのトレーサを有効とする外部から
のスイッチパルス信号である。
第３図は格納停止トリガが発生回路５の一例の詳細回路
図の一部であシ、外部から与えられるクロック信号１０
９によりディレィ信号を作シ出すディレィフリップフロ
ップ２ａ（ｔ）−１，・・・・・・、２３（ｉ）−ｎ
（ｉ＝ｘ、２． ・・・・−、ｋ） と、ティレイクロ
ック数を指示する信号１０８をデコードするＩデコーダ
２５と、アンドゲート１−５．２−ｉ。
図の一部であシ、外部から与えられるクロック信号１０
９によりディレィ信号を作シ出すディレィフリップフロ
ップ２ａ（ｔ）−１，・・・・・・、２３（ｉ）−ｎ
（ｉ＝ｘ、２． ・・・・−、ｋ） と、ティレイクロ
ック数を指示する信号１０８をデコードするＩデコーダ
２５と、アンドゲート１−５．２−ｉ。
２４（ｉ）−０，・・−・・−２４（ｉ）−１１（ｉ＝
１．−・・・−、ｋ）とオアゲート３− ｉ、２２−
ｉ （１＝１．・・・・・・。
１．−・・・−、ｋ）とオアゲート３− ｉ、２２−
ｉ （１＝１．・・・・・・。
ｋ）とから構成される。
第４図は、格納停止トリガ発生回路５の一例の詳細回路
図の残りの部分であり、外部から指示されたディレィを
付与された信号１０６−１．・・・・・・。
図の残りの部分であり、外部から指示されたディレィを
付与された信号１０６−１．・・・・・・。
１０６−にと、ディレィを付与されていない入力 ５−
信号１０６−に＋１．・・・・・・１０６−ｌの条件を
とるアンドゲート１−に＋１．・・・・・・、１−ｌと
、オアゲート３−に＋１．・・・・・・、３−ｊと、ア
ンドゲート４から構成される。
とるアンドゲート１−に＋１．・・・・・・、１−ｌと
、オアゲート３−に＋１．・・・・・・、３−ｊと、ア
ンドゲート４から構成される。
次に第２図〜第５図を使用して本発明のトレーサの動作
全説明する。
全説明する。
まずトリガが発生してから幾らの周期のデータを記憶す
るかを外部からスイッチ等で設定し、その出力が信号１
１４となる。次に何りロッ久のディレィを信号にもたせ
るかの指定を外部からスイッチ等で設定し、その出力が
信号１０８となる。
るかを外部からスイッチ等で設定し、その出力が信号１
１４となる。次に何りロッ久のディレィを信号にもたせ
るかの指定を外部からスイッチ等で設定し、その出力が
信号１０８となる。
その後、トレーサを有効状態にする指示がスイッチ等に
より指定され、その出力が信号１１７上にパルスとして
入力されてくると、カウンタ１０に信号１１４がセット
されるとともに７リツプフロツプ１５がセットされ、フ
リップフロップ１５の出力が１１″となると、アンドゲ
ート１２でクロック１１５とアンドがとられ、その出力
信号１２１が内部記憶装量６の書込み指示信号として使
用され、入力信号１００をカウンタ９が指示するアト
６− レスに書込む。また、信号１２１はオアゲート１４゜遅
延回路１９を経て、カウンタ９を更新する。上記のよう
にして、クロック毎に入力信号を内部記憶装置６に書込
む。格納停止条件を回路５で検出すると、信号１０７が
１１”となって７リツプフロツプ１６をセットし、クロ
ック信号１１５とアンドゲート１８でアンドがとられ、
遅延回路２１を経て、カウンタ１０を更新する。カウン
タ１０がオーバーフローすると、信号１１８が１”とな
って、フリップフロップ１５．１６およびカウンタ９，
１０．ｌ１ｆｔリセ、トするとともに、フリップフロッ
プ１７をセットして、内部記憶装置６から７へのデータ
の移送を開始する。このときには、クロック信号１１６
と７リツプフロツプ１７の出力信号１２８のアンドがア
ンドゲート１３でとられ、その出力信号１２２を内部記
憶装置７の書込み指示信号として使用するとともに、オ
アゲート１４．遅延回路１９を経てカウンタ９全更新す
る。また、クロ、り信号１１６は、遅延回路２０を経て
カウンタ１１を更新する。移送が終了するとカウンタ１
１のオーバーフロー出力信号１２９が１”となって、フ
リ、ブフロ、プ１７がリセットされる。その後、表示装
置８と内部記憶装置７とはクロック信号１１６により、
スキャンしながら表示を行う。
より指定され、その出力が信号１１７上にパルスとして
入力されてくると、カウンタ１０に信号１１４がセット
されるとともに７リツプフロツプ１５がセットされ、フ
リップフロップ１５の出力が１１″となると、アンドゲ
ート１２でクロック１１５とアンドがとられ、その出力
信号１２１が内部記憶装量６の書込み指示信号として使
用され、入力信号１００をカウンタ９が指示するアト
６− レスに書込む。また、信号１２１はオアゲート１４゜遅
延回路１９を経て、カウンタ９を更新する。上記のよう
にして、クロック毎に入力信号を内部記憶装置６に書込
む。格納停止条件を回路５で検出すると、信号１０７が
１１”となって７リツプフロツプ１６をセットし、クロ
ック信号１１５とアンドゲート１８でアンドがとられ、
遅延回路２１を経て、カウンタ１０を更新する。カウン
タ１０がオーバーフローすると、信号１１８が１”とな
って、フリップフロップ１５．１６およびカウンタ９，
１０．ｌ１ｆｔリセ、トするとともに、フリップフロッ
プ１７をセットして、内部記憶装置６から７へのデータ
の移送を開始する。このときには、クロック信号１１６
と７リツプフロツプ１７の出力信号１２８のアンドがア
ンドゲート１３でとられ、その出力信号１２２を内部記
憶装置７の書込み指示信号として使用するとともに、オ
アゲート１４．遅延回路１９を経てカウンタ９全更新す
る。また、クロ、り信号１１６は、遅延回路２０を経て
カウンタ１１を更新する。移送が終了するとカウンタ１
１のオーバーフロー出力信号１２９が１”となって、フ
リ、ブフロ、プ１７がリセットされる。その後、表示装
置８と内部記憶装置７とはクロック信号１１６により、
スキャンしながら表示を行う。
格納停止トリガ発生回路５の動作としては、第３図の入
力信号１００−１の信号のみディレィをもたせるものと
して説明する（即ちに＝１）。入力信号１ｏｏ−ｉ（ｔ
＝ｘ、・・・・・・、２）が１”のときは、トルートリ
ガ指示信号ｘｏ１−ｔ（ｔ＝１．・・・・・・、７）が
１”のときに、アントゲ−）１−ｉ（ｉ二１．・・・・
・・、ｌ）の出力が１”となり、入力信号１００−ｉ（
ｉ＝１．・・・・・・、））が′０”のときはコンブリ
メントトリガ指示信号１０２−ｉ（ｉ＝１１・・・・・
・、ｌ）が′１”のときに、アンドゲート２− ｉ（ｉ
＝ｌ、・・・・・・、２）の出力が１１”となシ、トリ
ガ無効指示信号１０３−３（ｉ＝ｌ、・・・・・・、ｌ
）が１”のときには、オアゲート２２−１（ｔ＝１．・
・・・・・、ｌ）の出力が常に′１″となる。
力信号１００−１の信号のみディレィをもたせるものと
して説明する（即ちに＝１）。入力信号１ｏｏ−ｉ（ｔ
＝ｘ、・・・・・・、２）が１”のときは、トルートリ
ガ指示信号ｘｏ１−ｔ（ｔ＝１．・・・・・・、７）が
１”のときに、アントゲ−）１−ｉ（ｉ二１．・・・・
・・、ｌ）の出力が１”となり、入力信号１００−ｉ（
ｉ＝１．・・・・・・、））が′０”のときはコンブリ
メントトリガ指示信号１０２−ｉ（ｉ＝１１・・・・・
・、ｌ）が′１”のときに、アンドゲート２− ｉ（ｉ
＝ｌ、・・・・・・、２）の出力が１１”となシ、トリ
ガ無効指示信号１０３−３（ｉ＝ｌ、・・・・・・、ｌ
）が１”のときには、オアゲート２２−１（ｔ＝１．・
・・・・・、ｌ）の出力が常に′１″となる。
いま、第５図において、Ａ、Ｂ、Ｃ，Ｄの信号がクロッ
クＥに同期して変化しているような入力信号を考えると
、Ｎの信号が１となってから３クロツク後に（Ｂ、Ｃ，
Ｄ）＝（０，１，１）となる時にトリガを発生させたい
時には、第３図で信号１０９にクロックＢｉ入力し、入
力信号１００−１にＡの信号を入力し、第４図で入力信
号１００−２，１００−３，１００−４にそれぞれＢ、
Ｃ’。
クＥに同期して変化しているような入力信号を考えると
、Ｎの信号が１となってから３クロツク後に（Ｂ、Ｃ，
Ｄ）＝（０，１，１）となる時にトリガを発生させたい
時には、第３図で信号１０９にクロックＢｉ入力し、入
力信号１００−１にＡの信号を入力し、第４図で入力信
号１００−２，１００−３，１００−４にそれぞれＢ、
Ｃ’。
Ｄの信号を入力し、信号１０８で３を指示し、１０１−
１，１０２−２．１０１−３．１０４−４．１０３−５
〜ｎｉ″１１″とするように指示すると、フリップフロ
ップ２３（１）−３が１″となった時に信号１０６−１
が′１”となり、このとき（Ｂ、Ｃ，Ｄ）＝（０，１，
１）であればアンドゲート４でアンド条件が成立してト
リガ信号１０７が１″となる。
１，１０２−２．１０１−３．１０４−４．１０３−５
〜ｎｉ″１１″とするように指示すると、フリップフロ
ップ２３（１）−３が１″となった時に信号１０６−１
が′１”となり、このとき（Ｂ、Ｃ，Ｄ）＝（０，１，
１）であればアンドゲート４でアンド条件が成立してト
リガ信号１０７が１″となる。
本発明には以上説明したように、１つあるいは複数の入
力信号に外部クロックのｎ倍のディレィ９− をもたせた後に、他の入力信号との組合せ条件によシ、
格納停止トリガを発生させることによシ、従来では困難
であった複雑な条件によるトリガを与えることが可能と
な夛、トレーサとしての機能がより充実するという効果
がある。
力信号に外部クロックのｎ倍のディレィ９− をもたせた後に、他の入力信号との組合せ条件によシ、
格納停止トリガを発生させることによシ、従来では困難
であった複雑な条件によるトリガを与えることが可能と
な夛、トレーサとしての機能がより充実するという効果
がある。
第１図は従来のトレーサのトリガ発生回路図、第２図は
本発明の一実施例を示すブロック回路図、第３図、第４
図は第２図の格納停止トリガ発生回路の一例の詳細図、
第５図はその説明用のタイムチャート例である。 １−１．・・・・・・、ｉ−１，２−１，・・・・・・
２−１！。 ４．１２，１３．１８・・・・・・アンドグー）、３−
１゜・・・・・・、３−７，１４・・・・・・オアゲー
ト、６，７・・・・・・内部記憶装置、８・・・・・・
表示装置、９，１０．１１・・・・・・カウンタ、１５
，１６．１７・・・・・・フリップフロップ、１９，２
０．２１・・・・・・遅延回路、２５・・・１０− 第 Ｚ 区 第 ５ 図
本発明の一実施例を示すブロック回路図、第３図、第４
図は第２図の格納停止トリガ発生回路の一例の詳細図、
第５図はその説明用のタイムチャート例である。 １−１．・・・・・・、ｉ−１，２−１，・・・・・・
２−１！。 ４．１２，１３．１８・・・・・・アンドグー）、３−
１゜・・・・・・、３−７，１４・・・・・・オアゲー
ト、６，７・・・・・・内部記憶装置、８・・・・・・
表示装置、９，１０．１１・・・・・・カウンタ、１５
，１６．１７・・・・・・フリップフロップ、１９，２
０．２１・・・・・・遅延回路、２５・・・１０− 第 Ｚ 区 第 ５ 図
Claims (1)
- 複数の入力信号をあらかじめ設定された周期で内部記憶
装置に格納するとともに前記内部記憶装置のアドレスを
更新する手段と、外部から与えられるり四ツクによるｎ
クロッ２分の遅れを１つあるいは複数のトリガ用入力信
号にもたせる手段と、前記遅れをもたされたトリガ用入
力信号と遅れをもたされていない他の１つあるいは複数
のトリガ用入力信号とのあらかじめ設定された組合せ条
件を取って格納停止トリガを発生する手段と、前記格納
停止トリガが発生してからあらかじめ設定された周期分
だけ入力信号を内部記憶装置に格納後に格納を停止する
手段と、格納停止後前記内部記憶装置に格納しであるデ
ータを出力する手段を含むことを特徴とするトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144304A JPS5935246A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144304A JPS5935246A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935246A true JPS5935246A (ja) | 1984-02-25 |
Family
ID=15358955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144304A Pending JPS5935246A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697559A (en) * | 1984-11-30 | 1987-10-06 | Suzuki Jodosha Kogyo Kabushiki Kaisha | Method of controlling an air-fuel ratio for an internal combustion engine |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57144305A (en) * | 1981-03-04 | 1982-09-06 | Miki Pulley Kk | Fixing element of shaft |
| JPS5835653A (ja) * | 1981-08-27 | 1983-03-02 | Fujitsu Ltd | ヒストリ−・メモリ制御方式 |
-
1982
- 1982-08-20 JP JP57144304A patent/JPS5935246A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57144305A (en) * | 1981-03-04 | 1982-09-06 | Miki Pulley Kk | Fixing element of shaft |
| JPS5835653A (ja) * | 1981-08-27 | 1983-03-02 | Fujitsu Ltd | ヒストリ−・メモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697559A (en) * | 1984-11-30 | 1987-10-06 | Suzuki Jodosha Kogyo Kabushiki Kaisha | Method of controlling an air-fuel ratio for an internal combustion engine |
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