JPS5824819B2 - ヒヨウジセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は例えば電子式卓上計算機等における表示制御力
式に関する。

従来、電子式卓上計算機における表示部の駆動制御は、
ダイナミック（時分割）駆動方式が一般に用いられてい
る。

しかしながら表示部の駆動制御にダイナミック駆動を採
用する場合、デユーティ並びに駆動回路を構成する表示
駆動素子の耐圧を十分検討しなければならない。

即ち、同一表示素子を使用して明るくしようとするなら
ばデユーティを上げるか、表示駆動素子の耐圧を上げ、
電圧を大きくすることによらなければならない。

しかして上記表示駆動回路は従来ではＬＳＩ化したもの
を使用しており、その表示駆動素子の耐圧はその回路を
ＬＳＩ化する上でのチップ面積の大小とは密接な関係に
ある。

即ち、表示輝度を上げるために表示駆動回路の耐圧を高
くしようとすると、チップ面積を太きくしなければなら
ず、ＬＳＩ化する上での集積度が落ち小型化並びに価格
の点で問題となる。

本発明は上記の点に鑑みてなされたもので、表示駆動回
路の耐圧を高くすることなく表示輝度を上げることがで
き、ＬＳＩの集積度の向上に役立ち、以って計算機の小
型化及び価格の点できわめて有利な表示制御方式を提供
することを目的とする。

すなわち、電子式卓上計算機等では、通常、演算レジス
ターの１つが表示レジスタを兼ねており、その演算レジ
スタは、表示データ゛記憶部の他、例えば演算時に使用
するカウンタ部、演算フラグ部、小数点カウンタ部等の
演算制御データ記憶部からなっており、その各部データ
が演算レジスタ内を循環保持されながら記憶される。

そして表示すイクルにおいて実際に表示するのは表示デ
ータ記憶部の内容であり、その他の演算制御データ記憶
部の内容は読出されても表示する必要がないので、その
タイミングに於いては表示がなされていない。

本発明は表示に不必要な情報が演算レジスタから読出さ
れるタイミングにおいても表示データの表示を行わせる
ことにより、表示すイクルにおけるデユーティを向上し
て表示輝度を上げるようにしたものである。

以下図面を参照して本発明の一実施例を説明する。

第１図において１１は表示レジスタを兼ねる演算レジス
タで、１桁が４ビツト構成の第１及び第２の記憶部１１
ａ、ｌｌｂからなっている。

上記第１の記憶部１１ａは０桁、例えば、５桁構成で、
演算時に使用するカウントデータ、演算フラグ、小数点
データ等が記憶される。

また、上記第２の記憶部１１ｂは２ｎ桁構成例えばこの
実施例では１０桁構成で、表示データが記憶されるうし
かして、上記第１の記憶部１１ａの出力はアンド回路１
２ａ及びオア回路１３を介して第２の記憶部１１ｂへ入
力される。

そして、この第２の記憶部１１ｂの出力は、アンド回路
１２ｂ及びオア回路１３を介して自己の入力側に戻され
ると共に、アンド回路１４ａ及びオア回路１５を介して
第１の記憶部１１ａに加えられる。

また、この第１の記憶部１１ａの出力はアンド回路１４
ｂ及びオア回路１５を介して自己の入力側へ戻される。

上記アンド回路１２ａ、１４ａは第４図に示すように１
ワードサイクル毎に発生されるクロックパルスーツに同
期して制御される表示甲信量がインパーク１６を介して
与えられて制御され、アンド回路１２ｂ、１４ｂは上記
表示生信号が直接与えられて制御される。

上記演算レジスタ１１の内容は、第２図に示すディジッ
トパルスＤ１〜Ｄ１５に同期して循環保持されるもので
、第２の記憶部１１ｂの出力はシフトレジスタ１７に第
２図に示す上記演算レジスタ１１の内容が１ビツトシフ
トする毎に発生するビット７０ツクパルスφ１に同期し
て読込まれると共に、更に演算レジスタ１１の内容が１
桁分シフトする毎に発生するディジットクロッ７パルス
φ。

によってバッファレジスタ１８に転送される。

このバッファレジスタ１８に蓄えられたデータは、セグ
メントデコーダ１９を介して図示しない表示部のセグメ
ント駆動回路・＼送られる。

また、前記表示生信号はアンド回路２１．２２の一力の
入力端へ加えられる。

そして、アンド回路２１の出力は、インバータ２３を介
して第２図に示すクロックパルスーツに同期して動作す
るディ・レードフリップフロップ２４へ送られる。

このフリップフロップ２４の出力はアンド回路２１の他
方の入力端へ加えられると共に、上記演算部へ演算スタ
ート可能面会として送られる。

また、上記アンド［Ｅ＄２２の出力は、インバータ２５
を介して第３図に示すタイミングパルス信号φえに同期
して動作するディレードフリップフロップ２６へ加えら
れる。

このフリップフロップ２６の出力はアンド回路２２の他
方の入力端へ加えられると共に、ディジットクロックパ
ルスφ。

にＰ］期して動作するディレードフリップフロップ２７
へ加えられる。

このフリップフロップ２７の出力は、アンド回路２８．
〜２８５の一方の入力端に加えられると共に、インパー
ク２９を介してアンド回路２８６〜２８、。

の一方の入力端に加えられる。一方、３０はディジット
クロックパルスφ。

をカウントして動作する例えば５進のカウンタで、この
５進カウンタ３０のカウント出力Ｃ１〜Ｃ６（第３図に
示す）はアンド回路２８、〜２８５の他方の入力端に加
えられると共にアンド回路２８６〜２８、。

の他方の入力端に加えられる。

そして、このアンド回路２８、〜２８１ｏの出力Ｐ１〜
ＰＬＯがディジット駆動信号として図示しない表示部の
対応する桁の表示管の桁駆動側へ送られる。

また、５進カウンク３０の出力Ｃ５は、クロックパルス
φ１と共にアンド回路３２に加えられ、このアンド回路
３２の出力がタイミングパルスφいとして前記フリップ
フロップ２６へ送られる。

次に上記のように構成された本発明の詳細な説明する。

演算回路が演算動作中は、表示生信号がｔ＋ Ｏｔ＋で
あり、インパーク１６の出力が°１″となっている。

このためアンド回路１２ａ、１４ａのゲートが開かれて
おり、演算レジスタ１１は第１の記憶部１１ａと第２の
記憶部１１ｂとが連結されていると共に、第２の記憶部
１１ｂの出力が第１の記憶部１１ａ側に戻され、演算レ
ジスタ１１の内容がテ゛イジツトパルスＤ１〜Ｄ１５に
同期して循環保持されている。

また、演算中においてはアンド回路２１．２２の出力は
°°Ｏ″でインバータ２３．２５の出力は１１″となっ
ており、フリップフロップ２４．２６には゛１″信号が
読込まれている。

しかして、今、演算回路が演算動作を終了して演算サイ
クルから表示すイクルに入ると、クロックパルスφ に
同期して表示甲信量が゛１パとなる。

インバータ１６の出力がｕ ０１＋となり、アンド回路
１２ａ、１４ａのゲートが閉じて演算レジスタ１１は第
１の記憶部１１ａと第２の記憶部１１ｂとが分離される
。

また、上記表示生信号がｉ ｎとなるとアンド回路ｉ
２ｂ 、 １４ｂのゲートが開き、第２の記憶部１１ｂ
から出力される表示用データは、アンド回路１２ｂ及び
オア回路１３を介して自己の入力側に戻され、第２の記
憶部１１ｂに循環保持される。

また、第１の記憶部１１ａから出力される演算制御用の
データは、アンド回路１４ｂ及びオア回路１５を介して
自己の入力端に戻されて第１の記憶部１１ａに循環保持
される。

しかして、上記第２の記憶部１１’ｂに紡環保持されて
いる表示用データは、第１桁から几次７０ツクパルスφ
１に同期してシフトンジスク１７に１ビツトずつ読込ま
れ、その後クロックパルスφ９によって１桁４ビツトの
データがバッファレジスタ１８に転送される。

このバッファレジスタ１８に蓄えられたデータは、セグ
メントデー一ダを介して図示しない表示部のセグメント
駆動回路へ送られる。

一方、５進カウンク３１はディジットクロックパルスφ
。

をカウントして第３図に示すように信号Ｃ１〜Ｃ５を順
次出力し、アンド回路２８、〜２８、。

に与えている。

上記表示生信号が０″から１′に変わった時点ではフリ
ップフロップ２７に゛１′信号が読込まれており、アン
ド回路２８□〜２８５の一方の入力端に゛°１″信号を
与えてそのゲートを開いている。

このため５進カウンタ３１のカウント信号Ｃ１〜Ｃ５は
アンド回路２８、〜２８５から出力され、ディジット駆
動信号Ｐ１〜Ｐ、として図示しない表示部の駆動回路部
へ送られる。

このティジット駆動信号Ｐ１〜Ｐ、にょって前記演算レ
ジスタ１１の第２の記憶部１１ｂの第１桁ないし第５桁
の内容が表示部において順次時分割的に表示される。

そして、５進カウンタ３１からカウント信号Ｃ５が出力
されると、この信号Ｃ７はアンド回路３２に送られ、ピ
ッドクロックパルスφ１に同期してアンド回路３２から
タイミングパルス転が出力される。

このタイミングパルスφいによってフリップフロップ２
６に゛０″信号が読込まれる。

すなわち、演算中においてはフリップフロップ２６に°
゛１″１″信号まれており、アンド回路２２の一方の入
力端に゛１″信号が与えられている。

この状態で表示すイクルに入り、表示生信号が゛１パと
なると、アンド回路２２から′°１′”信号が出力され
てインパーク２５の出力が°゛０″となる。

従って上記したようにアンド回路３２からタイミングパ
ルスφ□が出力されると、このタイミングパルスφいに
よってフリップフロップ２６に°０°“信号が読込まれ
る。

このフリップフロップ２６に°゛００パ信号込まれてそ
の出力がＴＩ ＯＩＩになると、ディジットクロックパ
ルスφに同期してフリップフロップ２７に′０′”信号
が読込まれ、インバータ２９の出力が“１″となってア
ンド回路２８６〜２８１ｏのゲ゛−トが開かれる。

この結果５進カウンク３１から出力されるカウント信号
Ｃ１〜Ｃ５はアンド回路２８６〜２８、。

を介、ッて出力され、ディジット駆動信号Ｐ６〜Ｐ１ｏ
として図示しない表示部の桁駆動回路部へ送られる。

このディジット信号Ｐ６〜Ｐ１ｏによって前記演算レジ
スタ１１の第２の記憶部１１ｂの第６桁ないし第１０桁
の内容が表示部において順次時分割的に表示される。

そして、この第１０桁の表示タイミングにおいて５進カ
ウンタ３１からカウント信号Ｃ６が出力されると、アン
ド回路３２から前記の場合と同様にビットフロックパル
スφ１に同期シてタイミングパルスφえが出力される。

この時点ではフリップフロップ２６の出力がパ０”でア
ンド回路２２のゲートを閉じているのでインバータ２５
の出力が１″となっている。

このため上記タイミングパルスφいがフリップフロップ
２６に与えられると、このフリップフロップ２６には１
”信号が読込まれる。

このようにして表示すイクル中においてはアンド回路３
２からタイミングパルスφ６が出力され４毎に゛０′′
信号と１１１信号が第４図に示すように交互にフリップ
フロップ２６に読込まれる。

このフリップフロップ２６の内容はディジットクロック
パルスφ。

に同期してフリップフロップ２７に読込まれ、このフリ
ップフロップ２７の内容に従ってアンド回路２８１〜２
８５とアンド回路２８６〜２８、。

のゲートが交互に開かれ、ディジット駆動信号Ｐ１〜Ｆ
’ｔｏがアンド回路２８、〜２８、ｏから出力されて表
示部へ送られる。

また、前記演算サイクルから表示すイクルに入り、表示
生信号が°１”になった場合、アンド回路２１から゛１
″信号が出力され、インバータ２３の出力が＋Ｔ□ｔ＋
となり、フリップフロップ２４にはタイミング信号φッ
に同期してＯｙ＋倍信号読込まれる。

上記フリップフロップ２４には表示すイクル中″０”′
信号が読込まれており、このフリップフロップ２４から
出力される”０″信号によって演算部の動作が禁止され
る。

しかして、上記表示すイクルを終了して表示生信号が０
″になると、アンド回路２１の出力が０′”、インバー
タ２３の出力が″′１パとなってフリップフロップ２４
にはワードクロックパルスφッに同期して゛１″信号が
読込まれる。

このフリップフロップ２４から出力される１′”信号は
演算部へ演算スタート可能宿合として送られる。

また、上記表示中信号が°゛０′′になるとアンド回路
１２ｂ 、 １４ｂのゲートが閉じると共に、インバー
タ１６の出力が°１″となってアンド回路１２ａ、１４
ａのゲートが開き、演算レジスタ１１は第１の記憶部１
１ａと第２の記憶部１１ｂとが連結され、最初の状態に
戻る。

以上述べたように本発明によれば表示すイクルに入ると
演算レジスタ１１は演算制御データを記憶している第１
の記憶部１１ａが第２の記憶部１１ｂから分離され、表
示用データは第２の記憶部１１ｂに循環保持されて表示
部へ送られるので。

第１の記憶部１１ａの読出しタイミングに関係なく、デ
ータ表示を行うことができる。

このため表示すイクｉｖｇこおけるデユーティを向上で
き、表示駆動回路の耐圧を高くすることなく表示輝度を
上げることができ、小型化及び価格の点できわめて有利
な表示制御力式を提供することができる。

なお、上記実施例では、表示部のディジット駆動用信号
を得るために５進のカウンタ３１を用いたが、表示桁ｎ
に等しいｎ進のカウンタあるいはｎ／ｘ（但しＸは整数
）のカウンタを用いてもよＧ）。

更に、上記実施例では、演算制御データ記憶部の記憶容
量ｎ桁に対し表示データー記憶部の記憶容量を２０桁と
して説明したが、これは整数倍の桁数ならば何倍でもよ
いことはもちろん、又、適切な制御カウンタ例えば、前
記演算制御データ記憶部の記憶桁数と表示データ記憶部
の記憶桁数の最小公倍数で一巡するカウンタを設けるな
らば必ずしも整数倍でなくてもよいし、その他要旨を逸
脱しない範囲で種々の変更を行い得ることは勿論である
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図な
いし第４図は同実施例の動作を説明するためのタイミン
グチャートである。 １１・・・・・・演算レジスタ、１１ａ・・・・・・第
１の記憶部、１１ｂ・・・・・・第２の記憶部、１７・
・・・・ラフトレジスタ、１８・・・・・・バッファレ
ジスタ、１９・・・・・・デコーダ、２４，２６．２７
・・・・・・フリップフロップ、３−１・・・・・・５
進カウンク。

Claims (1)

【特許請求の範囲】
1. １ 演算制御データ記憶部及び表示データ記憶部からな
   る演算レジスタと、演算サイクル中は上記演算レジスタ
   の演算制御データ記憶部と表示データ記憶部とを連結し
   て１つのレジスタとして循環保持する手段と、表示すイ
   クル中は上記演算制御データ記憶部と表示データ記憶部
   とを分離してそれぞれの内容を循環保持する手段と、こ
   の手段により上記表示データ記憶部に循環保持したデー
   タを表示部に供給して時分割的に表示する手段とを具備
   したことを特徴とする表示制御方式。