JPS5923502B2 - ル−プ伝送システム - Google Patents
ル−プ伝送システムInfo
- Publication number
- JPS5923502B2 JPS5923502B2 JP52033863A JP3386377A JPS5923502B2 JP S5923502 B2 JPS5923502 B2 JP S5923502B2 JP 52033863 A JP52033863 A JP 52033863A JP 3386377 A JP3386377 A JP 3386377A JP S5923502 B2 JPS5923502 B2 JP S5923502B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- station
- phase
- oscillation circuit
- transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、通信路を環状に配置し、一方向に巡回する
情報をビットシリアルな形で伝送するループ伝送システ
ムの同期方式に関し、特に通信路が環状であるがゆえに
生じていたループ遅延による様々なトラブルを削除する
ことにある。
情報をビットシリアルな形で伝送するループ伝送システ
ムの同期方式に関し、特に通信路が環状であるがゆえに
生じていたループ遅延による様々なトラブルを削除する
ことにある。
第１図を用いて従来までの一般的なループ伝送システム
のうち、ビット同期をとる方法の一例について簡単に述
べる。
のうち、ビット同期をとる方法の一例について簡単に述
べる。
第１図において、１はループ線路、Ａ、Ｂ、Ｃ、Ｄはス
テーション、Ｅは制御ステーションである。ステーショ
ンは、変換点抽出回路２、位相比較回路３、発振回路４
、位相制御回路５、制御回路６、送信回路７より構成さ
れている。変換点抽出回路２は、ループ線路１を通して
矢印の方向に伝送されてくるディジタル情報のビット間
の境界点、つまりデータの値が変換する点を抽出する。
テーション、Ｅは制御ステーションである。ステーショ
ンは、変換点抽出回路２、位相比較回路３、発振回路４
、位相制御回路５、制御回路６、送信回路７より構成さ
れている。変換点抽出回路２は、ループ線路１を通して
矢印の方向に伝送されてくるディジタル情報のビット間
の境界点、つまりデータの値が変換する点を抽出する。
位相比較回路３は入力データストリームのビットレート
とほぼ等しい周波数でＨ（５Ｌの２値パターンを発生し
ている発振回路４のＨ（５Ｌの変換点と、上記入力パタ
ーンの変換点を比較し、その結果を位相制御回路５に伝
える。位相制御回路５は入力データの変換点が発振回路
４の変換点より早い時は、発振回路４の位相が進むよう
に、その逆の場合はおくれるように制御する。この様に
して発振回路４とデータストリームの同期が確立される
。ここで生成された発振回路４のタイミングは制御回路
６に伝えられ、ステーション全体がこのタイミングで制
御される。この制御には、受信回路Ｒから情報を内部に
とり込む動作、及び、送信回路Ｔを用いて、所定情報を
線路１にのせる動作も含まれる。図中ステーションＢ、
Ｃ、ＤにおいてもＡ（！■全く同様の構成をしている。
とほぼ等しい周波数でＨ（５Ｌの２値パターンを発生し
ている発振回路４のＨ（５Ｌの変換点と、上記入力パタ
ーンの変換点を比較し、その結果を位相制御回路５に伝
える。位相制御回路５は入力データの変換点が発振回路
４の変換点より早い時は、発振回路４の位相が進むよう
に、その逆の場合はおくれるように制御する。この様に
して発振回路４とデータストリームの同期が確立される
。ここで生成された発振回路４のタイミングは制御回路
６に伝えられ、ステーション全体がこのタイミングで制
御される。この制御には、受信回路Ｒから情報を内部に
とり込む動作、及び、送信回路Ｔを用いて、所定情報を
線路１にのせる動作も含まれる。図中ステーションＢ、
Ｃ、ＤにおいてもＡ（！■全く同様の構成をしている。
制御ステーションＥもステーションＡＢＣＤと同様な働
きをあわせ持つていてもよいが、ここでは説明のため、
これらの動作の他に制御ステーションＥが行なう系全体
のビット同期確立のための重要な働きについてのみ説明
する。
きをあわせ持つていてもよいが、ここでは説明のため、
これらの動作の他に制御ステーションＥが行なう系全体
のビット同期確立のための重要な働きについてのみ説明
する。
制御ステーションＥは発振回路４、制御回路６、送信回
路Ｔ）記憶回路８より構成される。ステーションＡＢＣ
Ｄが前段のステーションから送られてくる情報から検出
されるタイミングで制御されるのに対し、制御ステーシ
ヨンＥは自局内にもつ発振回路４で制御される。つまり
、制御ステーシヨンＥはクロツクの発生源であり、それ
と共に前段のステーシヨンＤから送られてくる情報を自
分の発振回路４のタイミングにあわせてステーシヨンＡ
に中継するため入力情報を一時たくわえる記憶装置８を
有する。制御回路６は発振回路４のタイミングで制御ス
テーシヨンＥを制御する。ループ上での多重化方式には
、ループを時分割に区切り、データをそれぞれのステー
シヨンにわりあてられたタイムスロツトにのせて転送す
るチヤネル多重方式とループ上に特定にわりあてられた
タイムスロツトは刻まれておらず、適当な位置にメツセ
ージをのせて転送するメツセージ多重方式に大きく分類
される。
路Ｔ）記憶回路８より構成される。ステーションＡＢＣ
Ｄが前段のステーションから送られてくる情報から検出
されるタイミングで制御されるのに対し、制御ステーシ
ヨンＥは自局内にもつ発振回路４で制御される。つまり
、制御ステーシヨンＥはクロツクの発生源であり、それ
と共に前段のステーシヨンＤから送られてくる情報を自
分の発振回路４のタイミングにあわせてステーシヨンＡ
に中継するため入力情報を一時たくわえる記憶装置８を
有する。制御回路６は発振回路４のタイミングで制御ス
テーシヨンＥを制御する。ループ上での多重化方式には
、ループを時分割に区切り、データをそれぞれのステー
シヨンにわりあてられたタイムスロツトにのせて転送す
るチヤネル多重方式とループ上に特定にわりあてられた
タイムスロツトは刻まれておらず、適当な位置にメツセ
ージをのせて転送するメツセージ多重方式に大きく分類
される。
ステーシヨンＡ，Ｂ，Ｃ，Ｄの制御を簡単にするため、
通常ループを一巡してもどつてくるタイミングの遅延時
間をチヤネル多重方式の場合フレームの整数倍に、プロ
ツク多重方式の場合１ビツト巾の整数倍になる様、制御
ステーシヨンＥが制御しなければならない。ループ一巡
遅延はループ線路１の長さ、ステーシヨンの数、制御ス
テーシヨンＥの発振回路４の周波数変化などに大きく影
響をうける。もしこれらの複雑な影響を吸収するための
記憶装置８がないとすると、各ステーシヨンはビツト同
期確立が非常に困難となり、信頼性が極端に落ちる。し
かし、この様に特殊な性能をもつ制御ステーシヨンをル
ープ内に１つだけ持つというのは制御ステーシヨンが故
障した場合、システム全体の故障につながるし、記憶装
置８の構成も複雑で高価であり好ましくない。
通常ループを一巡してもどつてくるタイミングの遅延時
間をチヤネル多重方式の場合フレームの整数倍に、プロ
ツク多重方式の場合１ビツト巾の整数倍になる様、制御
ステーシヨンＥが制御しなければならない。ループ一巡
遅延はループ線路１の長さ、ステーシヨンの数、制御ス
テーシヨンＥの発振回路４の周波数変化などに大きく影
響をうける。もしこれらの複雑な影響を吸収するための
記憶装置８がないとすると、各ステーシヨンはビツト同
期確立が非常に困難となり、信頼性が極端に落ちる。し
かし、この様に特殊な性能をもつ制御ステーシヨンをル
ープ内に１つだけ持つというのは制御ステーシヨンが故
障した場合、システム全体の故障につながるし、記憶装
置８の構成も複雑で高価であり好ましくない。
この発明の目的は、プロツク多重方式において、各ステ
ーシヨンに簡単な機能を追加することにより制御ステー
シヨンＥが行なつていた上記の複雑な制御を不必要とし
、したがつてシステム内に特殊な機能を持つ制御ステー
シヨンを不必要とすることにある。
ーシヨンに簡単な機能を追加することにより制御ステー
シヨンＥが行なつていた上記の複雑な制御を不必要とし
、したがつてシステム内に特殊な機能を持つ制御ステー
シヨンを不必要とすることにある。
以下この発明の詳細を図を用いて説明する。
第２図はこの発明の詳細を示す図であり、各ステーシヨ
ンは内部に変換点抽出回路２、位相比較回路３、発振回
路４、位相制御回路５、制御回路６、送信回路７、受信
回路Ｒモードにより切りかわるスイツチ９を有し、２，
３，４，５，６，７，Ｒの働きは第１図におけるステー
シヨンと全く同様である。スイツチ９は送信モードの時
、オフそれ以外のモードの時オンとなる。もしこのステ
ーシヨンが、ポーリング等何らかの手段で送信権を得た
とする。
ンは内部に変換点抽出回路２、位相比較回路３、発振回
路４、位相制御回路５、制御回路６、送信回路７、受信
回路Ｒモードにより切りかわるスイツチ９を有し、２，
３，４，５，６，７，Ｒの働きは第１図におけるステー
シヨンと全く同様である。スイツチ９は送信モードの時
、オフそれ以外のモードの時オンとなる。もしこのステ
ーシヨンが、ポーリング等何らかの手段で送信権を得た
とする。
その時、ステーシヨンは送信モードとなり、スイツチ９
をオフにし、発振回路４へ送られる位相制御回路５の情
報を切りはなす。つまり、送信モードとなつたステーシ
ヨンは従来までの様に受信タイミング情報に自分のクロ
ツクを同期させることはせず、内部にもつ自分の発振回
路４の自然周波数に基づくタイミングで動作する。送信
モード以外の時はステーシヨンは従来と全く同じ方法で
同期を確立する。つまり、ループ内の送信モード以外の
すべてのステーシヨンは現在送信中のステーシヨンから
送られてくるタイミング情報に同期することになる。送
信ステーシヨンはデータを送出する前にダミーの情報を
一定時間流し、他のステーシヨンはこのダミー情報が流
れている間に同期を確立する。一定時間経過後、送信ス
テーシヨンは、送信したいデータを送信する。送信ヌテ
ーシヨンからデータが送信されている間は、非送信モー
ドの各ステーシヨンは、自局への入力データストリーム
の変換点を鑑視し、自局のクロツクとの同期にずれが生
じたら（同期確立後であるから例え生じても小さいもの
である。）、即座に微調整を行つて同期を維持する。送
信を完了して送信モードでなくなつたステーシヨンは、
スイツチ９をオンにし、発振回路４の位相を入力データ
ストリームの変換点にあわせる様位相制御回路５が制御
する。次に送信権を得たステーシヨンは上記と全く同様
の動作を行ない、ループ全体はそのステーシヨンが送出
するタイミング情報で同期がとられることになる。
をオフにし、発振回路４へ送られる位相制御回路５の情
報を切りはなす。つまり、送信モードとなつたステーシ
ヨンは従来までの様に受信タイミング情報に自分のクロ
ツクを同期させることはせず、内部にもつ自分の発振回
路４の自然周波数に基づくタイミングで動作する。送信
モード以外の時はステーシヨンは従来と全く同じ方法で
同期を確立する。つまり、ループ内の送信モード以外の
すべてのステーシヨンは現在送信中のステーシヨンから
送られてくるタイミング情報に同期することになる。送
信ステーシヨンはデータを送出する前にダミーの情報を
一定時間流し、他のステーシヨンはこのダミー情報が流
れている間に同期を確立する。一定時間経過後、送信ス
テーシヨンは、送信したいデータを送信する。送信ヌテ
ーシヨンからデータが送信されている間は、非送信モー
ドの各ステーシヨンは、自局への入力データストリーム
の変換点を鑑視し、自局のクロツクとの同期にずれが生
じたら（同期確立後であるから例え生じても小さいもの
である。）、即座に微調整を行つて同期を維持する。送
信を完了して送信モードでなくなつたステーシヨンは、
スイツチ９をオンにし、発振回路４の位相を入力データ
ストリームの変換点にあわせる様位相制御回路５が制御
する。次に送信権を得たステーシヨンは上記と全く同様
の動作を行ない、ループ全体はそのステーシヨンが送出
するタイミング情報で同期がとられることになる。
以上の様に送信権を得たステーシヨンは発振回路４の制
御をスイツチ９で一時中止し、系全体を自分のタイミン
グに同期させるという簡易な手段により従来まで必要で
あつた制御ステーシヨンを不要にすることができる。
御をスイツチ９で一時中止し、系全体を自分のタイミン
グに同期させるという簡易な手段により従来まで必要で
あつた制御ステーシヨンを不要にすることができる。
第１図は従来の同期確立をとる方式の一例を説明するた
めの図、第２図はこの発明による一実施例を示すステー
シヨン構成図である。 Ａ，Ｂ，Ｃ，Ｄ・・・・・・ステーシヨン、Ｅ・・・・
・・制御ステーシヨン、１・・・・・・ループ線路、２
・・・・・・変換点抽出回路、３・・・・・・位相比較
回路、４・・・・・・発振回路、５・・・・・・周波数
制御回路、８・・・・・・記憶装置、９・・・・・・ス
イツチ。
めの図、第２図はこの発明による一実施例を示すステー
シヨン構成図である。 Ａ，Ｂ，Ｃ，Ｄ・・・・・・ステーシヨン、Ｅ・・・・
・・制御ステーシヨン、１・・・・・・ループ線路、２
・・・・・・変換点抽出回路、３・・・・・・位相比較
回路、４・・・・・・発振回路、５・・・・・・周波数
制御回路、８・・・・・・記憶装置、９・・・・・・ス
イツチ。
Claims (1)
- １ 入力ディジタル情報のビット間の境界点を抽出する
変換点抽出回路と、入力データストリームのビットレー
トとほゞ等しい周波数で発振する発振回路と、上記変換
点抽出回路の出力と発振回路の位相とを比較する位相比
較回路と、上記位相比較回路の比較結果に基づいて交換
点抽出回路の出力位相と一致するように上記発振回路の
出力信号の位相を制御する位相制御回路と、上記発振回
路のタイミングに基づいて、所定の情報を送信する送信
回路と、上記送信回路を制御する制御回路と、上記位相
制御回路と発振回路とを接続し、かつ送信モードとなつ
た時に上記両者の接続を断状態にする手段とからなるス
テーションを複数個伝送線路を用いて環状に接続し、送
信モード以外のステーションは送信モードステーション
からのタイミング情報により同期するよう構成してなる
ループ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52033863A JPS5923502B2 (ja) | 1977-03-26 | 1977-03-26 | ル−プ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52033863A JPS5923502B2 (ja) | 1977-03-26 | 1977-03-26 | ル−プ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53118903A JPS53118903A (en) | 1978-10-17 |
| JPS5923502B2 true JPS5923502B2 (ja) | 1984-06-02 |
Family
ID=12398329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52033863A Expired JPS5923502B2 (ja) | 1977-03-26 | 1977-03-26 | ル−プ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923502B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495617A (en) * | 1982-09-09 | 1985-01-22 | A.B. Dick Company | Signal generation and synchronizing circuit for a decentralized ring network |
| JPH07107995B2 (ja) * | 1985-03-12 | 1995-11-15 | 沖電気工業株式会社 | サイクリック伝送方式のインターバルタイマ同期制御方法 |
-
1977
- 1977-03-26 JP JP52033863A patent/JPS5923502B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53118903A (en) | 1978-10-17 |
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