JPS59229794A - Logical circuit - Google Patents
Logical circuitInfo
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- JPS59229794A JPS59229794A JP58086355A JP8635583A JPS59229794A JP S59229794 A JPS59229794 A JP S59229794A JP 58086355 A JP58086355 A JP 58086355A JP 8635583 A JP8635583 A JP 8635583A JP S59229794 A JPS59229794 A JP S59229794A
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- JP
- Japan
- Prior art keywords
- power supply
- flip
- register
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、シフトレジスタと該シフトレジスタのデータ
出力をラッチするラッチレジスタとを有する論理回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a logic circuit having a shift register and a latch register that latches data output of the shift register.
このような論理回路（ロジック）で動作速度を早くする
のにバイポーラ型とされることがあるが、高速動作に応
じてロジックの消費電力も多くなる。ところで、ロジッ
クの動作が間欠的であるのに、常時、電力をロジックに
供給することは、不必要な電力の消費となり、高速動作
型であればある程、電力が無駄に消費されることになる
。これを解決するため、ＣＰＵ１こコントロール端子を
設け、このコントロール端子から、不必要ＢＬこはロジ
ックへの電力供給を、遮断等、セーブする指令信号を出
力させるようにしてもよいが、回路が複雑化し、コスト
的に不利となる。In order to increase the operating speed of such logic circuits, a bipolar type is sometimes used, but the power consumption of the logic also increases in accordance with the high-speed operation. By the way, constantly supplying power to logic even though the logic operates intermittently results in unnecessary power consumption, and the faster the logic operates, the more power is wasted. Become. In order to solve this problem, a control terminal may be provided for the CPU1, and a command signal may be output from this control terminal to cut off or otherwise save the power supply to unnecessary BL logic, but the circuit is complicated. and become disadvantageous in terms of cost.
本発明は、簡単な構成でローコストにて不必要時には確
実にロジックへの電力供給が遮断等、夷−ブされるよう
にして、電力が無駄に消費されないようにすることを目
的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a simple configuration and a low-cost system that can reliably cut off power supply to logic when it is not needed, thereby preventing power from being wasted.
以下、本発明を図面に示す一実施例に基づいて詳細に説
明する。Hereinafter, the present invention will be explained in detail based on an embodiment shown in the drawings.
第１図はこの実施例の回路図である。この実施例のロジ
ック１は、８ビツト構成のシフトレジスタ２と、このシ
フトレジスタ２の各レジスタ部２ａ＋２ｂ、・・・に個
別的に対応するラッチ部３ａ、３ｂ。FIG. 1 is a circuit diagram of this embodiment. Logic 1 of this embodiment includes an 8-bit shift register 2 and latch sections 3a, 3b individually corresponding to each register section 2a+2b, . . . of this shift register 2.
・・・を有するラッチレジスタ３とを備える。シフトレ
ジスタ２はシフトパルスＳ１ が与えられるたびごと
にデータを同時に１桁ずつ隣りのレジスタ部へ移動きせ
るもので、実施例ではシリアルにデータを受けるととも
にパラレルにこのデータがラッチレジスタ３へ送られる
ようになっている。ラッチレジスタ３Ｉ′ｉラッチ信号
Ｓ２が与えられることに応答してシフトレジスタ２のデ
ータＳ３ を取り込むように動作する。このラッチレ
ジスタ３の出力は、例えば図示しないサーマルヘッドを
駆動する回路に与えられてこの駆動回路を駆動する。A latch register 3 having... The shift register 2 simultaneously moves data one digit at a time to an adjacent register section each time a shift pulse S1 is applied.In the embodiment, the data is serially received and this data is sent to the latch register 3 in parallel. It has become. Latch register 3I'i operates to take in data S3 of shift register 2 in response to application of latch signal S2. The output of the latch register 3 is applied to, for example, a circuit for driving a thermal head (not shown) to drive this driving circuit.
４はフリップフロップであってこの実施例の要部をなす
ものである。このフリップフロップ４ｒｉ、シフトレジ
スタ２とラッチレジスタ３の図示しない電源回路に対し
、セット時には両レジスタ２゜３への電源供給を通常の
状態とするセット出力を与え、またリセット時には同じ
くこの電源供給を遮断等セーブの状態とするセット出力
を与えるものである。このため、このフリップフロップ
４は、第２図（ａ）に示すシフトパルスＳ１をセット入
力とし、第２図（ｂ）に示すラッチ信号Ｓ２をリセット
入力とする。この場合、シフトレジスタ２の初段のレジ
スタ部２ａは、フリップフロップ４により電源供給がセ
ーブσれないようになっている。これにより、電源供給
がセーブ状態から通常の状態に回復するまでの間にデー
タＳ３が必ずシフｌ−Ｌ／レジスタに人力されて／フ卜
されるようになっている。したがって、この目的のため
（こけ、初段のレジスタ部２ａに止どまらず、次段、次
々段等のレジスタ部２ｂ 、 ２ Ｃ、・・・にも電源
供給がセーブはれないようにしてもよい。なお、初段１
次段。Reference numeral 4 denotes a flip-flop, which forms the main part of this embodiment. To the power supply circuits (not shown) of the flip-flop 4ri, shift register 2, and latch register 3, a set output is given to normalize the power supply to both registers 2 and 3 at the time of setting, and this power supply is also turned off at the time of reset. This provides a set output to set the state to a save state such as shutoff. Therefore, this flip-flop 4 uses the shift pulse S1 shown in FIG. 2(a) as a set input, and uses the latch signal S2 shown in FIG. 2(b) as a reset input. In this case, the first stage register section 2a of the shift register 2 is configured such that the power supply is not saved by the flip-flop 4. This ensures that the data S3 is manually input to the shift register until the power supply is restored from the save state to the normal state. Therefore, for this purpose, the power supply is not limited to the register section 2a of the first stage, but also to the register sections 2b, 2C, etc. of the next stage, etc., so that the power supply is not saved. Also good.In addition, Shodan 1
Next stage.
等の各レジスタ部２ａへの電源供給をセーブしないこと
は本発明の必須の要件となるものではなく、ロジック１
の動作状態によっては初段のレジスタ部２ａへの電源供
給をセーブしてもよいことは勿論である。したがって、
今、時刻１ｏに第２図（ａ）の７フトバルスＳｉがこの
フリップフロップ４に与えられると、こめフリッ７すａ
ツブ４はシフトパルスｓ１の立上がりに応答してセット
され、第２図（Ｃ）Ｉこ示すようなノ１イレベルのセッ
ト出力を図示しない前記電源回路に与える。この電源回
路はこのセ゛ント出力により両レジスタ２，３への電源
供給が通常の状態とされ、これにより両レジスタ２．３
はそれぞれ所要の動作が可能となる。そして、時刻り。It is not an essential requirement of the present invention not to save the power supply to each register section 2a such as Logic 1.
Of course, the power supply to the register section 2a at the first stage may be saved depending on the operating state of the register section 2a. therefore,
Now, when the 7ftbals Si shown in FIG. 2(a) is applied to this flip-flop 4 at time 1o, the flip-flop 7a
The knob 4 is set in response to the rising edge of the shift pulse s1, and provides a set output at a level of 1 to the power supply circuit (not shown) as shown in FIG. 2(C)I. In this power supply circuit, the power supply to both registers 2 and 3 is set to the normal state by this saint output, and thereby both registers 2 and 3 are in a normal state.
Each allows the required operation. And the time is right.
〜【１ の間の区間でロジック１が所要の動作を行って
、次に時刻１１〜Ｅ２の間では動作を行う必要がない区
間にくるときには、フリップフロップ”４は時刻（１に
第２図（ｂ）のラッチ信号Ｓ２ の立下がりに応答し
てリセットされる。これ番こよりフ１ノ・ンブフロツプ
４は第２図（Ｃ）の時刻【１〜【２０間番こ示すような
ローレベルのセット出力を前記電源回路に与える。この
電源回路はこれにより両レジスタ２．３への電源供給が
セーブきれた状態とされる。When the logic 1 performs the required operation in the interval between ~[1 and then comes to the interval where it does not need to operate between time 11 and E2, the flip-flop "4" It is reset in response to the fall of the latch signal S2 in FIG. A set output is given to the power supply circuit, which is brought into a state in which power supply to both registers 2 and 3 is saved.
この場合、ラッチレジスタ３のデータＳ８はラッチされ
たままとなる。したがって、不必要時にはロジック１へ
の電源供給がセーブされることになり、無駄な電力消費
がなくなる。In this case, the data S8 of the latch register 3 remains latched. Therefore, the power supply to the logic 1 is saved when it is not needed, and unnecessary power consumption is eliminated.
なお、上述の実施例では、フリップフロッグ４へのセッ
ト入力をシフトノ（ルスＳ＋ により与え、リセット
入力をラッチ信号により与えているけれども、他の実施
例としてリセット入力を／フト・ぐルスＳ１により与え
、セット入力をラッチ信号Ｓ２に与えてもよく、この場
合は、フリップフロッグ４０セツト出力のレベルが、）
１イレベルのとき（こけ両レジスタ２，３への電源供給
をセーブし、ローレベルのときには逆に電源供給を通常
の状態とするとよい。また、この両ンジスタ２，３の桁
数は実施例に同等限定てれず、型番こフリップフロップ
４０種類も実施例に何等限定嘔れるものではない。In the above embodiment, the set input to the flip-flop 4 is given by the shift signal S+, and the reset input is given by the latch signal, but in another embodiment, the reset input is given by the shift signal S1. , a set input may be given to the latch signal S2, and in this case, the level of the flip-flop 40 set output is )
When the level is 1 (low level), it is recommended to save the power supply to both registers 2 and 3, and when the level is low, the power supply should be set to the normal state.Also, the number of digits of these registers 2 and 3 is as shown in the example. There are no similar limitations, and the 40 types of flip-flops with model numbers are not limited in any way to the embodiments.
以上のように、本発明によれば、ノフトレジスタとラッ
チレジスタの電源回路に対し、セットもしくハリセット
の一方の状態のときに電源供給を通常の状態とする出力
を、また他方の状態のときに電源供給をセーブｍの状態
とする出力を、与えるフリップフロッグを設け、このフ
リップフロップはシフトレジスタのシフトパルスを前記
一方の状態のためのセットもしくハリセット人力とする
とともに、ラッチ回路のラッチ信号を前記他方の状態の
ためのセットもしくハリセット入力とするようにしたの
で、ロジックの動作不必要時には両レジスタへの電源供
給をセーブすることが可能となり、したがって、簡単な
構成でローコスト化が可能であるとともに、無、駄な電
力消費をなくすことができ、高速型のロジックに非常に
好適したものきなる。As described above, according to the present invention, an output is sent to the power supply circuits of the noft register and the latch register to bring the power supply into the normal state when the set state or the reset state is set, and when the power supply circuit is in the other state. A flip-flop is provided which provides an output that sets the power supply to the save state when the power supply is saved. Since the latch signal is used as a set or reset input for the other state, it is possible to save the power supply to both registers when logic operation is not required, resulting in a simple configuration and low cost. This makes it possible to reduce power consumption and eliminate wasteful power consumption, making it extremely suitable for high-speed logic.
図面は本発明の一実施例を示し、第１図はこの実施例の
概略化した回路図、第２図は第１図の回路の動作の説明
に供するタイムチャートである。
１・・・論理回路、２・・・シフトレジスタ、３・・・
ラッチレジスタ、４・・・フリップフロッグ、Ｓｌ・・
・シフトパルス、Ｓ２・・・ラッチ信号、Ｓ３・・・テ
ーク。
出願人 ローム株式会社
代理人 弁理士岡田□和秀The drawings show one embodiment of the present invention, and FIG. 1 is a schematic circuit diagram of this embodiment, and FIG. 2 is a time chart for explaining the operation of the circuit in FIG. 1. 1...Logic circuit, 2...Shift register, 3...
Latch register, 4...Flip frog, Sl...
・Shift pulse, S2...Latch signal, S3...Take. Applicant ROHM Co., Ltd. Agent Patent Attorney Kazuhide Okada
Claims (1)
出力をラッチするラッチレジスタとを有する論理回路に
おいて、シフトレジスタとラッチレジスタの電源回路に
対し、セット時もしくはリセット時の一方の状態のとき
には電源供給を通常の状態とする出力を、また他方の状
態のときには電源供給をセーブする状態にする出力を与
えるフリップフロップを備え、このフリップフロップは
シフトレジスタのシフトパルスを前記一方の状態のため
のセットもしくはリセット入力とするとともにラッチレ
ジスタのラッチ信号を前記他方の状態のためのセットも
しくはリセット入力とする論理回路。il+ In a logic circuit having a shift register and a latch register that latches the data output of the shift register, power is supplied to the power circuits of the shift register and the latch register in either the set state or the reset state in the normal state. and a flip-flop providing an output for saving the power supply when in the other state, the flip-flop having a shift pulse of the shift register as a set or reset input for said one state. and a logic circuit that uses a latch signal of a latch register as a set or reset input for the other state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086355A JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086355A JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229794A true JPS59229794A (en) | 1984-12-24 |
| JPS635927B2 JPS635927B2 (en) | 1988-02-05 |
Family
ID=13884578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086355A Granted JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229794A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
-
1983
- 1983-05-16 JP JP58086355A patent/JPS59229794A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635927B2 (en) | 1988-02-05 |
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