JPS6356741A - Test circuit - Google Patents

Abstract

PURPOSE:To miniaturize a circuit scale by using a register to operate as a serial shift register in a usual action condition as a test mode register in a test condition. CONSTITUTION:When a test signal TEST is '0', namely, in a usual action condition, an octal counter 2 counts a serial clock SCK, counts eight rounds, and each time the transferring of 1 byte serial data is completed, an internal interrupting signal INTS is generated. Simultaneously, a flip-flop 5 is reset and the succeeding SCK input is neglected. When the test signal TESt is '1' and SCK, SI are '0', the output of the flip-flop 4 comes to be '1', and an internal circuit is set to a test condition. The internal circuit is set to a test mode in accordance with the value of a serial shift register.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルインターフェースを内蔵したシングル
チップマイクロコンピュータのテスト回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test circuit for a single-chip microcomputer with a built-in serial interface.

〔従来の技術〕[Conventional technology]

従来の内部回路をテスト状態に設だするテスト回路の一
例を第３図に示す。FIG. 3 shows an example of a conventional test circuit for placing an internal circuit in a test state.

テスト信号とは、テスト用の端子を設け、テスト状態と
、通常動作状態を論理レベル゛１”または”０”で切換
る方法、通常動作電圧より絶対値の高い電圧を入力端子
に入力し、アナログレベルを判定してテスト状態に切換
る方法通常動作状態では起り得ない論理値の組合せによ
シ内部回路をテスト状態とする方法等によＩＥ成される
信号である。The test signal is a method in which a test terminal is provided, the test state and the normal operating state are switched at logic level "1" or "0", a voltage with an absolute value higher than the normal operating voltage is input to the input terminal, A method of determining an analog level and switching to a test state is a signal generated by IE by a method of putting an internal circuit into a test state using a combination of logical values that cannot occur in a normal operating state.

このテスト信号がアクティブの期間に内部システムクロ
ック“ＣＬＫ同期してボートよシフリップフロップ２４
．２５．２６にデータを書き込むことによシ、内部回路
を、フリップフロップ２４゜２５．２６の出力値に応じ
たテストモードに設定する。During the period when this test signal is active, the flip-flop 24 transfers the boat in synchronization with the internal system clock “CLK”.
．． By writing data to 25.26, the internal circuit is set to a test mode according to the output value of the flip-flop 24.25.26.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のテスト回路においては、テストモードレ
ジスタは、内部回路をテスト状態に設定する為にのみ用
いられ、通常動作状態においては機能していない。すな
わち、テストのために回路規模が大きくなるという欠点
があった。In the conventional test circuit described above, the test mode register is used only to set the internal circuit in a test state, and does not function in the normal operating state. That is, there is a drawback that the circuit scale becomes large for testing.

Ｃ問題点を解決するための手段〕 本発明のテスト回路は、内部回路のテスト時には、シリ
アルシフトレジスタ？テストモードレジスタとして機能
させる手段を有している。Means for Solving Problem C] The test circuit of the present invention uses a serial shift register when testing internal circuits. It has means for functioning as a test mode register.

〔実施例〕〔Example〕

次に本発明の実施例を図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック構成図である。FIG. 1 is a block diagram of an embodiment of the present invention.

テスト信号ＴＥＳＴがロウレベルの場合、すなわち通常
動作状態の場合の動作について説明する。The operation when the test signal TEST is at a low level, that is, in the normal operating state, will be described.

１は８ビツトのシリアルシフトレジスタであシ、シリア
ルクロックＳＣＫの立下シで最上位ビットの内容がＳＯ
端子よシ出力され、立上シでシリアルシフトレジスタの
内容が１ビツト下位から、上位にシフトされると同時に
、ＳＩ端子の論理レベルが最下位ビットにラッチされる
。1 is an 8-bit serial shift register, and the contents of the most significant bit are set to SO at the falling edge of the serial clock SCK.
At the rising edge, the contents of the serial shift register are shifted from the lower bit to the upper bit, and at the same time, the logic level of the SI terminal is latched to the least significant bit.

８進カウンタ２ｉｌｔ、シリアルクロックＳＣＫをカウ
ントし、８発カウントして、１バイトシリアルデータの
転送が終了するごとに内部側シ込み信号ＩＮＴＳを発生
する。同時に、スリップ７０ツブ５をリセットし、以後
のＳＣＫの入力を無視する。The octal counter 2ilt counts the serial clock SCK, counts eight times, and generates an internal input signal INTS every time the transfer of 1-byte serial data is completed. At the same time, the slip 70 knob 5 is reset and subsequent SCK inputs are ignored.

８進カウンタ２．７リツプ７０ツブ５ｉｔリセット信号
ＲＥＳＥＴ、シリアル転送開始を示す信号５ＴＡＲＴに
より、リセット、セットされる＠第２図は前記実施例の
テスト状態設定時の動作を示すタイミング図である。第
１図、第２図を参照しながら本実施例のテスト状態設定
時の動作について説明する。The octal counter 2.7 rip 70 tabs 5 it is reset and set by the reset signal RESET and the signal 5TART indicating the start of serial transfer @FIG. 2 is a timing diagram showing the operation when setting the test state of the embodiment. The operation of this embodiment when setting a test state will be described with reference to FIGS. 1 and 2.

テスト信号ＴＥＳＴが＠１″かつ、ＳＣＫが１０′″の
時にＤタイプフリップ７０ツブ（以下Ｆ／Ｆと記す）４
のクロックを生成するＮＯＲゲート８が１”となシ、Ｆ
／Ｆ４はＮＯＲゲート７の出力値をラッチする。７はＴ
ＥＳＴが６１“、かつシリアル人力ＳＩが“θ′″の時
１１”となるゲートである。すなわち、ＴＥＳＴが＠１
″かつ、ＳＣＫ、Ｓ　Ｉが−０”Ｏ時、Ｆ／Ｆ４Ｏ出力
は”１”となシ、内部回路をテスト状態に設定する。When the test signal TEST is @1'' and SCK is 10'', D type flip 70 knob (hereinafter referred to as F/F) 4
If the NOR gate 8 that generates the clock is 1", F
/F4 latches the output value of NOR gate 7. 7 is T
This is a gate that becomes 11 when EST is 61" and serial human input SI is "θ'". That is, TEST is @1
"And when SCK and SI are -0", the F/F4O output is "1" and the internal circuit is set to the test state.

内部回路はシリアルシフトレジスタの値に応じたテスト
モードに設定される。The internal circuit is set to a test mode according to the value of the serial shift register.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は通常動作状態においてはシ
リアルシフトレジスタとして動作するレジスタを、テス
ト状態においてはテストモードレジスタとして使用する
ため、テストＯ為に付加する回路が少くてすむという大
きな効果がある。As explained above, the present invention uses a register that operates as a serial shift register in the normal operating state and as a test mode register in the test state, which has the great effect of reducing the need for additional circuitry for testing. .

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図、第２図は第１
図のテストモード設定時の動作を示すタイミング図、第
３図は従来のテスト回路でるる。 １・・・・・・シリアルシフトレジスタ、２・・・・・
・８進カウンタ、３・・・・・・ＯＲゲート、４・・・
・・・リセット付りタイプフリップ７０ツブ、５・・・
・・・ＲＳフリンプ７０ツ７”、６．９・・・・・・Ａ
ＮＤゲート、７，８・・・・・ＮＯＲゲート、１０・・
・・・・インバータ、１１．２７・・・・・・内部デー
タバス、２１，２２，２３°°°°°“クロックバッフ
ァ、２４，２５．２６・・・・・・Ｄタイプフリップフ
ロップ。 代理人　弁理士　　内　原　　　１　　°−ａ、−ｒ：
゛。 箭１図Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 3 is a timing diagram showing the operation when the test mode is set. FIG. 3 shows a conventional test circuit. 1... Serial shift register, 2...
・Octal counter, 3...OR gate, 4...
...Type flip 70 knobs with reset, 5...
...RS Flimp 70 pieces 7", 6.9...A
ND gate, 7, 8...NOR gate, 10...
...Inverter, 11.27...Internal data bus, 21,22,23°°°°°"Clock buffer, 24,25.26...D type flip-flop. Substitute Person Patent Attorney Uchihara 1 °-a,-r:
゛. Bamboo illustration 1

Claims (1)

【特許請求の範囲】[Claims] シリアルインターフェースを内蔵したシングルチップマ
イクロコンピュータにおいて、テスト時にシリアルシフ
トレジスタをテストモードレジスタとして機能させる手
段を設けたことを特徴とするテスト回路。A test circuit for a single-chip microcomputer with a built-in serial interface, characterized in that it is provided with means for making a serial shift register function as a test mode register during testing.