JPS6142354B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、任意の長さに連鎖接続が可能な直列
入力並列出力シフトレジスタに関するものであ
り、特に、大型液晶表示パネル（以後LCDパネ
ルと呼ぶ）用のドライバICの信号入力回路への
応用を目的としたものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a series-input parallel-output shift register that can be chain-connected to any length, and in particular to a driver IC for a large liquid crystal display panel (hereinafter referred to as an LCD panel). It is intended for application to signal input circuits.

ドツトマトリクス方式のLCDパネルは年々大
型化が進み、CRTと同程度の大きさになりつつ
ある。ドツトマトリクス方式のLCDパネルでは
コモン端子・セグメント端子の数が多く、これを
駆動するドライバICの数や、その端子数も多く
なる。このドライバICに信号を供給するには、
必要端子数を少なくし、ドライバIC間の接続を
簡潔にする必要がある。 Dot matrix type LCD panels are becoming larger year by year, and are on the verge of becoming as large as a CRT. Dot matrix type LCD panels have a large number of common terminals and segment terminals, and the number of driver ICs that drive them and the number of their terminals also increase. To feed the signal to this driver IC,
It is necessary to reduce the number of required terminals and simplify the connections between driver ICs.

この条件を満たす方法として、従来から直列入
力並列出力のシフトレジスタが用いられて来た。 As a method of satisfying this condition, a shift register with serial input and parallel output has conventionally been used.

第１図に、この方法により構成したLCDパネ
ルとドライバの接続図を示す。１はLCDパネル
で、２はコモンドライバIC、３はセグメントド
ライバIC（以後ドライバICと呼ぶ）である。セ
グメントの駆動には、ドライバIC３を４個用い
ている。ドライバICはシフトレジスタ部・ラツ
チ部・ドライバ部から成り、データは直列入力端
子４からシフトレジスタに入力し、クロツク入力
端子５からのクロツクパルスでシフトする。６は
ラツチパルスの入力端子で、シフトレジスタ部の
データをラツチに取り込むタイミングを与えるパ
ルスの入力端子である。シフトレジスタの最終段
の出力は、次段のドライバICのシフトレジスタ
の直列入力端子に接続し、４個のドライバICの
シフトレジスタは１個の直列入力並列出力のシフ
トレジスタを構成している。パネルが大きい場合
には、このドライバICを更につないで駆動でき
るセグメント端子数を多くする。しかしこの方法
では、データを入力する間、総てのシフトレジス
タが動作しなければならないので、消費電流が大
きくなる。特に、LCDパネルが大きくなると、
クロツクパルスの周波数は1MHz以上となり消費
電流の増加が著しく、低消費電力を特徴とする
LCDパネルの駆動方法として、大きな欠点とな
る。 FIG. 1 shows a connection diagram of the LCD panel and driver configured using this method. 1 is an LCD panel, 2 is a common driver IC, and 3 is a segment driver IC (hereinafter referred to as driver IC). Four driver ICs 3 are used to drive the segments. The driver IC consists of a shift register section, a latch section, and a driver section. Data is input to the shift register from a serial input terminal 4 and is shifted by a clock pulse from a clock input terminal 5. Reference numeral 6 designates a latch pulse input terminal, which is an input terminal for a pulse that provides timing for taking in data in the shift register section into a latch. The output of the final stage of the shift register is connected to the serial input terminal of the shift register of the next stage driver IC, and the shift registers of the four driver ICs constitute one serial input/parallel output shift register. If the panel is large, connect more driver ICs to increase the number of segment terminals that can be driven. However, in this method, all shift registers must operate while data is being input, resulting in increased current consumption. Especially when the LCD panel becomes larger,
The clock pulse frequency is 1MHz or more, which causes a significant increase in current consumption, and is characterized by low power consumption.
This is a major drawback when it comes to driving LCD panels.

本発明は、直列入力並列出力シフトレジスタの
特徴を生かしながら、上記の欠点を解消すること
を目的としている。 The present invention aims to eliminate the above-mentioned drawbacks while taking advantage of the characteristics of the serial input parallel output shift register.

第２図に、本発明のシフトレジスタの一実施例
の回路図を示し、本発明について説明する。 FIG. 2 shows a circuit diagram of an embodiment of the shift register of the present invention, and the present invention will be explained.

図中、７と９は、Ｄタイプのフリツプ・フロツ
プで、シフトレジスタの本体を成す。フリツプ・
フロツプ７はプリセツト入力１６を持ち、フリツ
プ・フロツプ９はリセツト入力１７を持ち、リセ
ツト端子１３からのリセツト入力によりシフトレ
ジスタ本体は（1000………０）にセツトできる。
８はシフトレジスタの直列入力端子である。シフ
トレジスタ本体の右端のフリツプ・フロツプの出
力は、入力にOR回路を持つフリツプ・フロツプ
１５（以下FF１５と呼ぶ）に接続される。この
FF１５の出力は入力のOR回路に帰還されている
ので、シフトレジスタ本体から１が出力されると
セツトされ、そのままセツト状態を保つ。また
FF１５はリセツト入力１８によつて、フリツ
プ・フロツプ本体のセツトと同時にリセツトされ
る。１１はクロツク入力端子（反転入力）、１０
はイネーブル入力端子（反転入力）である。この
２つの端子からの入力は、FF１５の出力と共に
ゲート回路１４を通り、バツフアを通つてシフト
レジスタ本体に加えられ、シフトクロツクとな
り、また、FF１５のクロツクパルスとして加え
られて同期を取る。 In the figure, 7 and 9 are D-type flip-flops, which form the main body of the shift register. flip-flop
Flop 7 has a preset input 16, flip-flop 9 has a reset input 17, and the reset input from reset terminal 13 allows the shift register body to be set to (1000...0).
8 is a serial input terminal of the shift register. The output of the flip-flop at the right end of the shift register body is connected to a flip-flop 15 (hereinafter referred to as FF 15) having an OR circuit at its input. this
Since the output of FF15 is fed back to the input OR circuit, it is set when 1 is output from the shift register body and remains set. Also
The FF 15 is reset by the reset input 18 at the same time as the flip-flop body is set. 11 is a clock input terminal (inverted input), 10
is an enable input terminal (inverted input). The inputs from these two terminals pass through the gate circuit 14 together with the output of the FF 15, pass through a buffer, and are applied to the shift register main body to serve as a shift clock, and are also added as clock pulses to the FF 15 for synchronization.

ゲート１４は、イネーブル入力が０（アクテイ
ブ）、FF１５がリセツト状態の時のみシフトクロ
ツクを発生する。このシフトレジスタにデータを
書き込む時には、まずリセツト・パルスをリセツ
ト入力端子１３に加えてシフトレジスタ本体を
（100………）にセツトし、FF１５をリセツトす
る。次にイネーブル入力端子１０を０（アクテイ
ブ）にしてクロツクとデータ入力を加える。デー
タの入力につれて、初め左端にセツトされていた
１は右に移動し、シフトレジスタ本体のビツト数
だけのデータが入力された時、右に移動して来た
１によつてFF１５がセツトされる。FF１５がセ
ツトされると、シフトクロツクの入力は禁止さ
れ、シフトレジスタの動作は停止する。初めシフ
トレジスタ本体を（1000………０）にセツトし
FF１５を右端に付加することにより、クロツク
パルスがシフトレジスタのビツト数だけ入力され
たことを検出する計数手段を構成する。FF１５
の出力は、インバータを通してイネーブル出力端
子１２に接続されている。このシフトレジスタを
連鎖接続する場合は、このイネーブル出力端子を
次段のシフトレジスタのイネーブル入力端子に接
続する（イネーブルチエインと呼ぶ）。FF１５が
セツトされると、イネーブル出力は０（アクテイ
ブ）となり、次段のシフトレジスタを動作させ
る。このようにして動作可能なシフトレジスタは
連鎖接続されたシフトレジスタ上を移動する。こ
の間、動作しているシフトレジスタは１個のみで
他は停止している為、全体の消費電流は小さくな
る。特に、LCDパネルのドライバICの場合、Ｃ
−MOS・ICで回路を構成するのが一般的であ
り、Ｃ−MOS回路の消費電流はほとんどが浮遊
容量の充放電電流であることを考慮すると、シフ
トレジスタの動作を停止させることにより、消費
電流を無視できるほどに小さくでき、ドライバ
ICに応用した時に、効果は極めて大きいことが
わかる。 Gate 14 generates a shift clock only when the enable input is 0 (active) and FF 15 is in the reset state. When writing data to this shift register, first apply a reset pulse to the reset input terminal 13 to set the shift register body to (100...) and reset the FF 15. Next, the enable input terminal 10 is set to 0 (active) and a clock and data input are applied. As data is input, the 1 that was initially set on the left side moves to the right, and when as much data as the number of bits in the shift register body is input, FF15 is set by the 1 that has moved to the right. . When FF15 is set, input of the shift clock is prohibited and the operation of the shift register is stopped. First, set the shift register body to (1000...0).
By adding FF15 to the right end, a counting means for detecting that clock pulses have been input as many as the number of bits of the shift register is constructed. FF15
The output of is connected to the enable output terminal 12 through an inverter. When these shift registers are connected in a chain, this enable output terminal is connected to the enable input terminal of the next stage shift register (referred to as an enable chain). When FF15 is set, the enable output becomes 0 (active), causing the next stage shift register to operate. The shift registers operable in this manner move over a chain of shift registers. During this time, only one shift register is operating and the others are stopped, so the overall current consumption is reduced. In particular, in the case of driver ICs for LCD panels, C
-It is common to configure circuits with MOS/IC, and considering that most of the current consumption in C-MOS circuits is the charging and discharging current of stray capacitance, stopping the operation of the shift register reduces the consumption. The current can be negligibly small, making the driver
It can be seen that the effect is extremely large when applied to ICs.

第３図は、本発明のシフトレジスタをシフトレ
ジスタ部に用いたドライバICを用いてLCDパネ
ルを駆動する場合の接続図である。２１がドライ
バIC、１０がイネーブル入力端子、１２がイネ
ーブル出力端子で、各ICが連鎖状に接続されて
いる。４，５，６は、第１図と同様直列入力端
子、クロツク入力端子、ラツチパルス入力端子で
ある。２２はシフトレジスタのリセツト入力端子
である。 FIG. 3 is a connection diagram when driving an LCD panel using a driver IC using the shift register of the present invention in the shift register section. 21 is a driver IC, 10 is an enable input terminal, and 12 is an enable output terminal, and each IC is connected in a chain. 4, 5, and 6 are a serial input terminal, a clock input terminal, and a latch pulse input terminal as in FIG. 22 is a reset input terminal of the shift register.

以上の説明では、ドライバICのシフトレジス
タ部には、第２図に示されたシフトレジスタが１
本入つているものとしたが、１個のICで必要と
する長さのシフトレジスタを、更にいくつかに分
割し、各々のシフトレジスタを本発明のシフトレ
ジスタにすることにより、消費電流を更に小さく
することが可能である。 In the above explanation, the shift register section of the driver IC includes one shift register shown in FIG.
However, by dividing the shift register of the length required by one IC into several parts and making each shift register the shift register of the present invention, the current consumption can be further reduced. It is possible to make it smaller.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、従来のシフトレジスタを使つたセグ
メント・ドライバICを用いてLCDパネルを駆動
する場合の接続図である。 １……LCDパネル、２……コモンドライバ
IC、３……ドライバIC、４……直列入力端子、
５……クロツク入力端子、６……ラツチパルス入
力端子。 第２図は、本発明によるシフトレジスタの一実
施例の回路図である。 ７……プリセツト付Ｄタイプ・フリツプ・フロ
ツプ、８……直列入力端子、９……リセツト付Ｄ
タイプ・フリツプ・フロツプ、１０……イネーブ
ル入力端子、１１……クロツク入力端子、１２…
…イネーブル出力端子、１３……リセツト入力端
子、１４……ゲート回路、１５……OR入力Ｄタ
イプ・フリツプ・フロツプ、１６……プリセツト
端子、１７……リセツト端子、１８……リセツト
端子。 第３図は、本発明のフリツプフロツプをシフト
レジスタ部に使つたドライバICを用いてLCDパ
ネルを駆動する接続図である。 ２１……ドライバIC、２２……リセツト入力
端子。 FIG. 1 is a connection diagram when driving an LCD panel using a segment driver IC using a conventional shift register. 1...LCD panel, 2...Common driver
IC, 3...Driver IC, 4...Series input terminal,
5...Clock input terminal, 6...Latch pulse input terminal. FIG. 2 is a circuit diagram of an embodiment of a shift register according to the present invention. 7...D type flip-flop with preset, 8...Series input terminal, 9...D with reset
Type flip-flop, 10...Enable input terminal, 11...Clock input terminal, 12...
...Enable output terminal, 13...Reset input terminal, 14...Gate circuit, 15...OR input D type flip-flop, 16...Preset terminal, 17...Reset terminal, 18...Reset terminal. FIG. 3 is a connection diagram for driving an LCD panel using a driver IC using the flip-flop of the present invention as a shift register section. 21...Driver IC, 22...Reset input terminal.

Claims (1)

【特許請求の範囲】[Claims] １ 直列入力並列出力のシフトレジスタに於い
て、イネーブル入力端子（以下EIと呼ぶ）と、
イネーブル出力端子（以下EOと呼ぶ）と、シフ
トクロツクの入力を制限するゲート回路と、リセ
ツト入力信号によりリセツト可能な計数手段とか
ら成り、該計数手段によりクロツクパルスがシフ
トレジスタのビツト長分だけ入力されると前記
EOをアクテイブとし、前記ゲート回路によりEI
がアクテイブでEOが非アクテイブの時以外は、
シフトレジスタへのシフトクロツクの入力を止
め、複数のシフトレジスタを接続して長いシフト
レジスタを構成する時には、前段のシフトレジス
タのEOを次段のシフトレジスタのEIに接続する
ことにより、連鎖接続を行なうことを特徴とする
シフトレジスタ。1 In a serial input parallel output shift register, the enable input terminal (hereinafter referred to as EI) and
It consists of an enable output terminal (hereinafter referred to as EO), a gate circuit that limits the shift clock input, and a counting means that can be reset by a reset input signal, and the counting means inputs clock pulses equal to the bit length of the shift register. and said
With EO active, EI is activated by the gate circuit.
Except when is active and EO is inactive,
When stopping the shift clock input to the shift register and connecting multiple shift registers to form a long shift register, perform a chain connection by connecting the EO of the previous shift register to the EI of the next shift register. A shift register characterized by: