JPS635927B2 - - Google Patents
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- Publication number
- JPS635927B2 JPS635927B2 JP58086355A JP8635583A JPS635927B2 JP S635927 B2 JPS635927 B2 JP S635927B2 JP 58086355 A JP58086355 A JP 58086355A JP 8635583 A JP8635583 A JP 8635583A JP S635927 B2 JPS635927 B2 JP S635927B2
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- JP
- Japan
- Prior art keywords
- power supply
- register
- latch
- state
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、シフトレジスタと該シフトレジスタ
のデータ出力をラツチするラツチレジスタとを有
する直／並列変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a serial/parallel conversion circuit having a shift register and a latch register for latching the data output of the shift register.
このような直／並列変換回路で動作速度を早く
するのにバイポーラ型とされることがあるが、高
速動作に応じて直／並列変換回路の消費電力も多
くなる。ところで、直／並列変換回路の動作が間
欠的であるのに、常時、電力を直／並列変換回路
に供給することは、不必要な電力の消費となり、
高速動作型であればある程、電力が無駄に消費さ
れることになる。これを解決するため、CPUに
コントロール端子を設け、このコントロール端子
から、不必要時には直／並列変換回路への電力供
給を遮断等、セーブする指令信号を出力させるよ
うにしてもよいが、回路が複雑化し、コスト的に
不利となる。 In order to increase the operating speed of such a serial/parallel conversion circuit, a bipolar type is sometimes used, but the power consumption of the serial/parallel conversion circuit also increases in accordance with the high-speed operation. By the way, constantly supplying power to the serial/parallel conversion circuit even though the operation of the serial/parallel conversion circuit is intermittent results in unnecessary power consumption.
The faster the operation type, the more power is wasted. To solve this problem, it is possible to provide a control terminal on the CPU and output a command signal from this control terminal to save power, such as cutting off the power supply to the serial/parallel conversion circuit when it is not needed, but if the circuit It becomes complicated and disadvantageous in terms of cost.
本発明は、外部から省電力モードに移行させる
ための制御信号を特別に与えなくても、直／並列
変換のために本来必要なシフトパルスとラツチ信
号とをそのまま利用したかたちで、直／並列変
換、動作の不必要時に自動的に省電力モードに切
り換わるようにして、簡単な回路を付加するだけ
で電力の無駄な消費を確実に低減するようにした
直／並列変換回路を提供することを目的とする。 The present invention enables series/parallel conversion by directly using shift pulses and latch signals originally required for serial/parallel conversion without the need to provide a special external control signal for transitioning to power saving mode. To provide a serial/parallel conversion circuit that automatically switches to a power saving mode when conversion or operation is unnecessary, and reliably reduces wasteful power consumption by simply adding a simple circuit. With the goal.
以下、本発明を図面に示す一実施例に基づいて
詳細に説明する。 Hereinafter, the present invention will be explained in detail based on an embodiment shown in the drawings.
第１図はこの実施例の回路図である。この実施
例の直／並列変換回路１は、８ビツト構成のシフ
トレジスタ２と、このシフトレジスタ２の各レジ
スタ部２ａ，２ｂ，…に個別的に対応するラツチ
部３ａ，３ｂ，…を有するラツチレジスタ３とを
備える。シフトレジスタ２はシフトパルスS1が与
えられるたびごとにデータを同時に１桁ずつ隣り
のレジスタ部へ移動させるもので、実施例ではシ
リアルにデータを受けるとともにパラレルにこの
データがラツチレジスタ３へ送られるようになつ
ている。ラツチレジスタ３はラツチ信号S2が与え
られることに応答してシフトレジスタ２のデータ
S3を取り込むように動作する。このラツチレジス
タ３の出力は、例えば図示しないサーマルヘツド
を駆動する回路に与えられてこの駆動回路を駆動
する。 FIG. 1 is a circuit diagram of this embodiment. The serial/parallel conversion circuit 1 of this embodiment includes a shift register 2 having an 8-bit configuration, and latch sections 3a, 3b, . . . that individually correspond to each register section 2a, 2b, . and a register 3. The shift register 2 simultaneously moves data one digit at a time to an adjacent register section each time a shift pulse S1 is applied. In the embodiment, data is received serially and this data is sent in parallel to the latch register 3. It's becoming like that. The latch register 3 responds to the application of the latch signal S2 to shift the data in the shift register 2.
Works to capture S 3 . The output of the latch register 3 is applied to, for example, a circuit for driving a thermal head (not shown) to drive this driving circuit.
４はフリツプフロツプであつてこの実施例の要
部をなすものである。このフリツプフロツプ４
は、シフトレジスタ２とラツチレジスタ３の図示
しない電源回路に対し、セツト時には両レジスタ
２，３への電源供給を通常の状態とするセツト出
力を与え、またリセツト時には同じくこの電源供
給を遮断等セーブの状態とするセツト出力を与え
るものである。このため、このフリツプフロツプ
４は、第２図ａに示すシフトパルスS1をセツト入
力とし、第２図ｂに示すラツチ信号S2をリセツト
入力とする。この場合、シフトレジスタ２の初段
のレジスタ部２ａは、フリツプフロツプ４により
電源供給がセーブされないようになつている。こ
れにより、電源供給がセーブ状態から通常の状態
に回復するまでの間にデータS3が必ずシフトレジ
スタ２に入力されてシフトされるようになつてい
る。したがつて、この目的のためには、初段のレ
ジスタ部２ａに止どまらず、次段、次々段等のレ
ジスタ部２ｂ，２ｃ，…にも電源供給がセーブさ
れないようにしてもよい。なお、初段、次段、等
の各レジスタ部２ａへの電源供給をセーブしない
ことは本発明の必須の要件となるものではなく、
直／並列変換回路１の動作状態によつては初段の
レジスタ２ａへの電源供給をセーブしてもよいこ
とは勿論である。したがつて、今、時刻t0に第２
図ａのシフトパルスS1がこのフリツプフロツプ４
に与えられると、このフリツプフロツプ４はシフ
トパルスS1の立上がりに応答してセツトされ、第
２図ｃに示すようなハイレベルのセツト出力を図
示しない前記電源回路に与える。この電源回路は
このセツト出力により両レジスタ２，３への電源
供給が通常の状態とされ、これにより両レジスタ
２，３はそれぞれ所要の動作が可能となる。そし
て、時刻t0〜t1の間の区間で直／並列変換回路１
が所要の動作を行つて、次に時刻t1〜t2の間では
動作を行う必要がない区間にくるときには、フリ
ツプフロツプ４は時刻t1に第２図ｂのラツチ信号
S2の立下がりに応答してリセツトされる。これに
よりフリツプフロツプ４は第２図ｃの時刻t1〜t2
の間に示すようなローレベルのセツト出力を前記
電源回路に与える。この電源回路はこれにより両
レジスタ２，３への電源供給がセーブされた状態
とされる。この場合、ラツチレジスタ３のデータ
S3はラツチされたままとなる。したがつて、不必
要時には直／並列変換回路１への電源供給がセー
ブされることになり、無駄な電力消費がなくな
る。 Reference numeral 4 denotes a flip-flop, which forms the main part of this embodiment. This flip-flop 4
gives a set output to the power supply circuit (not shown) of the shift register 2 and latch register 3, which restores the power supply to both registers 2 and 3 to the normal state at the time of setting, and also cuts off the power supply at the time of reset, etc. This provides a set output that sets the state to . Therefore, this flip-flop 4 uses the shift pulse S1 shown in FIG. 2a as a set input, and the latch signal S2 shown in FIG. 2b as a reset input. In this case, the first stage register section 2a of the shift register 2 is configured so that its power supply is not saved by the flip-flop 4. Thereby, the data S3 is always input to the shift register 2 and shifted until the power supply is restored from the save state to the normal state. Therefore, for this purpose, the power supply may not be saved not only to the register section 2a at the first stage but also to the register sections 2b, 2c, . . . at the next stage, etc. Note that it is not an essential requirement of the present invention not to save the power supply to each register section 2a such as the first stage, the next stage, etc.
Of course, depending on the operating state of the serial/parallel conversion circuit 1, the power supply to the first stage register 2a may be saved. Therefore, now, at time t 0 , the second
The shift pulse S1 in figure a is applied to this flip-flop 4.
The flip-flop 4 is set in response to the rise of the shift pulse S1 , and provides a high-level set output as shown in FIG. 2c to the power supply circuit (not shown). This power supply circuit brings the power supply to both registers 2 and 3 into a normal state by this set output, thereby allowing both registers 2 and 3 to perform their respective required operations. Then, in the interval between time t 0 and t 1 , the serial/parallel conversion circuit 1
When the flip-flop 4 performs the required operation and then comes to a section where no operation is required between time t1 and t2 , the flip-flop 4 outputs the latch signal of FIG. 2b at time t1.
Reset in response to the falling edge of S2 . As a result, the flip-flop 4 moves from time t 1 to t 2 in FIG. 2c.
A low level set output as shown in between is applied to the power supply circuit. This power supply circuit is thereby placed in a state where power supply to both registers 2 and 3 is saved. In this case, the data of latch register 3
S3 remains latched. Therefore, the power supply to the serial/parallel conversion circuit 1 is saved when it is not needed, and unnecessary power consumption is eliminated.
なお、上述の実施例では、フリツプフロツプ４
へのセツト入力をシフトパルスS1により与え、リ
セツト入力をラツチ信号により与えているけれど
も、他の実施例としてリセツト入力をシフトパル
スS1により与え、セツト入力をラツチ信号S2に与
えてもよく、この場合は、フリツプフロツプ４の
セツト出力のレベルが、ハイレベルのときには両
レジスタ２，３への電源供給をセーブし、ローレ
ベルのときには逆に電源供給を通常の状態とする
とよい。また、この両レジスタ２，３の桁数は実
施例に何等限定されず、更にフリツプフロツプ４
の種類も実施例に何等限定されるものではない。 Note that in the above embodiment, the flip-flop 4
Although the reset input is provided by the shift pulse S1 and the reset input is provided by the latch signal, in other embodiments, the reset input may be provided by the shift pulse S1 , and the set input is provided by the latch signal S2 . In this case, it is preferable to save the power supply to both registers 2 and 3 when the set output level of the flip-flop 4 is at a high level, and to maintain the power supply to the normal state when it is at a low level. Furthermore, the number of digits in both registers 2 and 3 is not limited to the embodiment;
The type is not limited to the examples.
以上のように、本発明によれば、シフトレジス
タとラツチレジスタの電源回路に対し、セツトも
しくはリセツトの一方の状態のときに電源供給を
通常の状態とする出力を、また他方の状態のとき
に電源供給をセーブの状態とする出力を、与える
フリツプフロツプを設け、このフリツプフロツプ
はシフトレジスタのシフトパルスを前記一方の状
態のためのセツトもしくはリセツト入力とすると
ともに、ラツチ回路のラツチ信号を前記他方の状
態のためのセツトもしくはリセツト入力とするよ
うにしたので、外部から省電力モードに移行させ
るための制御信号を特別に与えなくても、直／並
列変換のために本来必要なシフトパルスとラツチ
信号とをそのまま利用し、直／並列変換動作の不
必要時に自動的に省電力モードに切り換えること
ができる。この場合、両レジスタの回路構成を改
良して消費電力を少なくするのではなくて、両レ
ジスタへの電源供給そのものをセーブするので、
電力の無駄な消費を確実かつ大幅に低減すること
ができる。しかも、簡単な回路を付加するだけで
実現することができるため、高速型の直／並列変
換回路に非常に好適したものとなる。 As described above, according to the present invention, the power supply circuits of the shift register and the latch register are provided with an output that brings the power supply to the normal state when they are in either the set or reset state, and when they are in the other state. A flip-flop is provided which provides an output for saving the power supply, which flip-flop uses the shift pulse of the shift register as a set or reset input for the one state, and the latch signal of the latch circuit for the other state. The shift pulse and latch signal originally required for serial/parallel conversion can be used as a set or reset input for serial/parallel conversion without the need to provide a special external control signal for transitioning to power saving mode. can be used as is and automatically switched to power saving mode when serial/parallel conversion operation is not required. In this case, rather than improving the circuit configuration of both registers to reduce power consumption, the power supply itself to both registers is saved.
It is possible to reliably and significantly reduce wasteful power consumption. Moreover, since it can be realized by simply adding a simple circuit, it is very suitable for a high-speed serial/parallel conversion circuit.
図面は本発明の一実施例を示し、第１図はこの
実施例の概略化した回路図、第２図は第１図の回
路の動作の説明に供するタイムチヤートである。
１……直／並列変換回路、２……シフトレジス
タ、３……ラツチレジスタ、４……フリツプフロ
ツプ、S1……シフトパルス、S2……ラツチ信号、
S3……データ。
The drawings show one embodiment of the present invention, and FIG. 1 is a schematic circuit diagram of this embodiment, and FIG. 2 is a time chart for explaining the operation of the circuit of FIG. 1. 1...Serial/parallel conversion circuit, 2...Shift register, 3...Latch register, 4...Flip-flop, S1...Shift pulse, S2 ... Latch signal,
S3 ...Data.
Claims (1)
をシフトするシフトレジスタと、ラツチ信号が入
力されるたびに該シフトレジスタのデータ出力を
ラツチするラツチレジスタとを有する直／並列変
換回路において、シフトレジスタとラツチレジス
タの電源回路に対し、セツト時もしくはリセツト
時の一方の状態のときには電源供給を通常の状態
とする出力を、また他方の状態のときには電源供
給をセーブする状態にする出力を与えるフリツプ
フロツプを備え、このフリツプフロツプはシフト
レジスタのシフトパルスを前記一方の状態のため
のセツトもしくはリセツト入力とするとともにラ
ツチレジスタのラツチ信号を前記他方の状態のた
めのセツトもしくはリセツト入力とする直／並列
変換回路。1. In a serial/parallel conversion circuit having a shift register that shifts input data every time a shift pulse is input and a latch register that latches the data output of the shift register every time a latch signal is input, the shift register and A flip-flop is provided for the power supply circuit of the latch resistor, which provides an output that sets the power supply to the normal state when one state is set or reset, and an output that sets the power supply to the save state when the other state is set. , this flip-flop is a serial/parallel conversion circuit which uses the shift pulse of the shift register as a set or reset input for the one state, and the latch signal of the latch register as the set or reset input for the other state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086355A JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086355A JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229794A JPS59229794A (en) | 1984-12-24 |
| JPS635927B2 true JPS635927B2 (en) | 1988-02-05 |
Family
ID=13884578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086355A Granted JPS59229794A (en) | 1983-05-16 | 1983-05-16 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229794A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
-
1983
- 1983-05-16 JP JP58086355A patent/JPS59229794A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229794A (en) | 1984-12-24 |
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