JPH01291343A - メモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ管理装置に関し、特にＣＰＵに接続さ
れたデータメモリのアドレス管理、およびデータの読み
出し、書き込みの管理を行うメモリ管理装置に関するも
のである。

〔従来の技術〕

一般に、情報処理装置においては、ＣＰＵと主記憶装置
の間でデータの転送を行って、ＣＰＵで処理した結果デ
ータの格納、およびＣＰＵで処理するために必要なデー
タの読み出しを行っている、第８図および第９図は、そ
れぞれ複数の処理単位間での処理の過程を示す図である
。

単一Ｃ，Ｐ　Ｕ内、あるいは複数のＣＰＵ間でデータ列
の授受の処理を行う場合、次のような方θ、か用いられ
る。

（ｉ）複数の処理単位間でのデータ列の受は渡し操作 第８図に示すように、前段の処理単位（ｎ−１）８２が
出力データ列（Ａ、Ｂ、Ｃ）をデータメモリ（Ｄ、ａｔ
ａ：Ｍ）　８１に書き込み、次に別の処理単位（ｎ）８
３がこのデータ列を読み出して、決められた処理を行っ
た後、処理済みのデータ列（Ｚ、　Ｂ。

Ｃ）をデータメモリ　（Ｄａｔａ：Ｎ）　８１に書き込
み、次に別の処理単位（ｎ＋１）８４にこのデータ列（
Ｚ、Ｂ、Ｃ）を渡している。なお、ここで、処理単位と
は、ＣＰＵで実行されるプログラムの各処理を言う。

（信）複数の処理単位間での共有データ列の変更操作 第９図に示すように、処理単位（ｎ）９２と別の処理単
位（ｎ＋１）９３とが共有しているデータ列（Ｄａｔａ
：Ｍ）を、処理単位（ｎ＋１）９３が処理して一部変更
する場合には、変更を加える度ごとにデータ列（Ｄａｔ
ａ：Ｍ）の内容を処理単位（ｎ＋１）９３のメモリ内に
コピーして書き換えていた。すなわち、第９図の場合に
は、先ず、メモリ９１からデータ列（Ａ、Ｂ、Ｃ）を面
処理単位９２．９３に読み出して、それぞれ処理を行い
、処理単位９３のみがこのデータ列を（Ｚ、Ｂ、Ｃ）と
変更して装置内のメモリに格納している。

なお、このようなメモリの例としては、昭和５４年３月
３０日電子通信学会発行の「電子通信ハンドブックＪＰ
、１２５８に記載されている。

〔発明が解決しようとする課題〕

このように、データ列の授受の処理に際しては、データ
列のメモリ間転送処理が行われるため、メモリ使用率の
増大、およびバス使用率の増大を引き起こし、さらにソ
フトウェアによる複雑なメモリバッファの管理を必要と
していた。その結果、ＣＰＵは負荷の増大を招いていた
。

本発明の目的は、このような従来の課題を解決し、単一
ＣＰＵ内または複数のＣＰＵ間で複数の処理単位間にま
たがって処理を行う場合、データ列の授受を行う際のメ
モリ間転送処理を削減して、メモリ使用率およびバス使
用率を低減させ、かつ複雑なメモリバッファ管理を削減
して、ＣＰＵの負荷を低減させることが可能なメモリ管
理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のメモリ管理装置は、
ＣＰＵ内の処理単位間でデータ列の授受を行うデータ処
理システム内に設けられたメモリ管理装置であって、上
記ＣＰＵに接続されたメモリとは独立で、かつ、データ
列の授受に用いられる処理単位に共通のデータメモリと
、上記ＣＰ　Ｕのアドレス空間を該データメモリのアド
レス空間に変換する複数個のメモリマツピング回路と、
該メモリマツピング回路より該データメモリへのアドレ
ス出力の中から、該データメモリにアクセス中のメモリ
マツピング回路のアドレス出力を選択するアドレスセレ
クタ回路とを備えたことに特徴がある。また、複数のＣ
ＰＵ間でデータ列の授受を行うデータ処理システム内に
設けられたメモリ管理装置であって、他のＣＰＵに接続
されたメモリを互いに利用するか、該メモリとは独立に
設けられ、データ列の授受に用いられる処理単位に共通
のデータメモリと、上記ＣＰＵのアドレス空間を該デー
タメモリのアドレス空間に変換するため、各ＣＰＵ対応
に設けられたメモリマツピング回路と、該メモリマツピ
ング回路より該データメモリへのアドレス出力の中から
、該データメモリにアクセス中のメモリマツピング回路
のアドレス出力を選択するアドレスセレクタ回路とを備
えたことにも特徴がある。

〔作　　用〕

本発明においては、（ｉ）単一ＣＰＵの場合、ＣＰＵ内
のメモリとは独立した各処理単位間でデータ列の授受を
行うための共通のデータメモリを設け、メモリマツピン
グ回路により、各処理単位ごとにＣＰＵのアドレス空間
とデータメモリのアドレス空間を変換した後、複数のメ
モリマツピング回路により変換されたデータメモリの複
数のアドレス空間の中から、アドレスセレクタ回路によ
り１つだけ選択する。また、（ｊ］）複数ＣＰＵの場合
には、データメモリを介して各ＣＰＵの処理中１位間で
データ列の授受を行い、メモリマツピンク回路により各
ＣＰＵの処理単位ごとにＣＰＵのアドレス空間とデータ
メモリのアドレス空間を変換した後、複数のメモリマツ
ピング回路により変換されたデータメモリの複数のアド
レス空間のうち、アドレスセレクタ回路により１つだけ
選択する。

〔実施例〕

以下、本発明の原理および実施例を、図面により詳細に
説明する。

（ｉ）複数の処理単位間でのデータ列の受渡し操作 ＣＰＵのアドレス空間の下で処理される処理単位ｎ−１
から処理単位ｎの処理を経て、処理単位ｎ＋１にデータ
列の受渡し操作が行われる場合を例にとり、説明する（
第８図に対応する）。

先ず、処理単位ｎ−１が処理単位ｎに対して出力しよう
とするデータ列Ｍは、処理単位ｎ−１のＣＰＵアドレス
空間の中に作成される。このとき、処理単位ｎ−１の扱
うデータ列ＭのＣＰＵアドレス空間は、処理単位ｎ−１
対応に設けられたメモリマツピング回路により、データ
メモリのアドレス空間に変換される。従って、処理単位
ｎ−１が処理単位ｎに対して出力しようとするデータ列
Ｍは、全てデータメモリ内に作成されることになる。

次に、処理単位ｎでは、処理単位ｎの扱うデータ列Ｍの
ＣＰＵアドレス空間が処理単位ｎ対応に設けられたメモ
リマツピング回路により、データメモリのアドレス空間
に変換される。このため、処理単位ｎからデータ列Ｍの
読み出しが可能となる。

このようにして、処理単位ｎ−１から処理単位ｎに対し
てデータ列の受渡しが、メモリ間の転送処理なしに実現
できる。

次に、処理単位ｎがデータ列Ｍに処理を加えて＝７− ＭｌとＭ２（ここでは、ＭｌがＭに対して変更領域、Ｍ
２がＭの中の未変更領域）からなる新データ列Ｎにして
、処理単位ｎ＋１にデータ列を受は渡すものとする。

処理単位ｎでは、処理単位ｎ対応に設けられたメモリマ
ツピング回路により、変更領域のＭ１領域のＣＰＵアド
レス空間をデータメモリの中の新たに割り当てたデータ
列に変換し、未変更領域のＭ２領域のＣＰＵアドレス空
間は以前のデータメモリの中のデータ列のアドレス空間
に変換して、これを処理単位ｎ＋１に受は渡す。

処理単位ｎ＋１では、処理単位ｎ＋１の扱うデータ列Ｎ
のＣＰＵアドレス空間が処理単位ｎ＋１対応に設けられ
たメモリマツピング回路により、データメモリのアドレ
ス空間に変換される。このため、処理単位ｎ＋１からデ
ータ列Ｎの読み出しが可能になる。

これにより、受は渡されるデータ列Ｎ中のＭ１領域は、
新たに割り当てられたデータメモリの領域を使用するが
、Ｍ２領域に関しては、処理単位ｎから処理単位ｎ＋１
に受は渡される過程でメモリ間転送処理なしに実現でき
る。

（ｉｉ）複数の処理単位間での共有データ列の変更操作 処理単位ｎと処理単位ｎ＋１とで共有データ列Ｍを持ち
、これを処理単位ｎ＋１側が一部書き換える操作を例に
とって説明する（第９図に対応する）。

処理単位ｎでは、処理単位ｎの扱う共有データ列ＭのＣ
ＰＵアドレス空間が、処理単位ｎ対応に設けられたメモ
リマツピング回路により、データメモリのアドレス空間
に変換される。このため、処理単位ｎからデータ列Ｍの
読み出しが可能となる。

処理単位ｎ＋１では、処理単位ｎ＋１の扱う共有データ
列ＭのＣＰＵアドレス空間が、処理単位ｎ＋１対応に設
けられたメモリマツピング回路により、データメモリの
アドレス空間に変換される。

これにより、処理単位ｎと処理単位ｎ＋１で同じデータ
列を共有していることになる。

このときに、処理単位ｎ＋１がデータ列Ｍの一部を変更
して、Ｍｌ＋Ｍ２とする場合（Ｍｌが変更箇所、Ｍ２が
共有箇所の残り部分とする）には、処理単位ｎ＋１対応
に設けられたメモリマツピング回路を使用して、変更領
域Ｍ１のＣＰＵアドレス空間はデータメモリの中の新た
に割り当てたデータ列に変換し、一方の共有領域の残り
のＭ２のＣＰＵアドレス空間は、以前のデータメモリの
中のデータ列のアドレス空間に変換する。

これにより、Ｍｌの領域は、新たに割り当てられたデー
タメモリの領域を使用するが、残りのＭ２の領域は、メ
モリ間転送の処理なしで処理単位ｎと共有して利用する
ことが可能となる。

第１図は、本発明の第１の実施例を示すメモリ管理装置
のブロック図であって、単一ＣＰＵ内にデータ列の送受
を行う２つの処理単位が存在する場合を示している。

第１図において、１０が本発明のメモリ管理装置、１１
はデータメモリ、１２はアドレスセレクタ回路、１３．
１４はメモリマツピング回路、１５はＣＰＵ、１６はプ
ログラム／データメモリ、１６１．１６２はプログラム
／データメモリに格納されている処理単位（１）、（２
）、１７はデータバス、１８はアドレスバスである。

２つの処理単位１６１，１６２がアクセスするデータ列
のＣＰＵアドレス空間は、２つの処理単位に対応して設
けられた２つのメモリマツピング１３．１４を経由して
、それぞれデータメモリ１１のアドレス空間に変換され
る。２つのデータメモリのアドレス空間は、アドレスセ
レクタ回路１２により１つが選択され、それがデータメ
モリ１１のアドレスとなって、メモリ１１のリード／ラ
イトのアクセスが可能となる。

ここで、データメモリ１１は、専用のデータＲＡＭで構
成されているものとする。

第２図は、第１図におけるメモリマツピング回目の構成
図である。

第２図において、２１がメモリマツピング回路、２２は
ＣＰＵアドレスバス、２３はデータメモリアドレスバス
、２１１はアドレス変換テーブルで＝１１− ある。

例えば、ＣＰ　Ｕ　１５からデータ列へのア１−レス５
０００Ｈ（ここで、Ｈは１６進を示す）は、アドレス変
換テーブル２１１によりその箇所の物理アドレスの６０
００Ｈに変換される。

第３図は、本発明の第２の実施例を示すメモリ管理装置
のブロック図であって、複数のＣＰＵ間でデータ列の入
出力を行う２つの処理単位が存在する場合を示している
。

第３図において、３０は本発明のメモリ管理装置、３１
はデータメモリ、３２はアドレスセレクタ回路、３３．
３４はメモリマツピング回路（１）。

（２）、３５．３６はｃ　ｐ　ｕ（１）、（２）、３７
．３８はプログラム／データメモリ、３７１，３８１は
処理単位（１）（２）、３９はデータバス、４］、、４
２はアドレスバスである。

ＣＰＵ３５のアドレス空間は、メモリマツピング回路３
３によりデータメモリ３１のアドレス空間に変換された
後、アドレスセレクタ回路３２により選択されて、デー
タメモリ３１内のデータ列を操作することができる。Ｃ
ＰＵ３６側からは、ＣＰＵ３６の論理アドレス空間がメ
モリマツピング回路３４を経由してデータメモリ３１の
アドレス空間に変換された後、アドレスセレクタ回路３
２により選択されて、データメモリ３１内のデータ列を
操作することができる。

ここで、データメモリ３１は、専用のデータＲＡＭで構
成されるか、あるいはＣＰＵ３５，３６のメインメモリ
の一部を使用することも可能である。また、第３図に示
すように、２つのＣＰＵの処理単位間の場合には、アド
レスセレクタ回路３２とデータＲＡＭ３１を内蔵した２
ボ一トＲＡＭを使用することも可能である。

なお、実施例では、データの授受用のデータメモリ３１
をＣＰＵ３５，３６のプログラム／データメモリ３７．
３８とは独立して設けた場合を示しているが、例えば、
アクセス頻度が多くない場合には、データの受は渡し用
データメモリをプログラム／データメモリと共有するこ
とも可能である。この場合には、第３図において、アド
レスセレクタ回路３２の入力としてＣＰＵ３５または３
６のうちのいずれか一方のアドレスバス（４１゜４２の
うちの１つ）を加えて３人力とし、メモリマツピング回
路３３．３４の出力とアドレスバス４１または４２を必
要に応じて切り替えることにより実現できる。

第４図および第５図は、複数の処理単位間でのデータ列
の受は渡し操作を示す図である。

第４図に示すように、例えば、処理単位（１）（２）（
３）の３つの処理単位間での受は渡し操作において、処
理単位（１）が使用するＣＰＵのアドレス空間６０００
〜６ＦＦＦは、メモリマツピング回路４２により、デー
タメモリの７１（レス空間２０００〜２ＦＦＦに変換さ
れる。また、処理単位（２）のｃｐｕのアドレス空間８
０００〜８ＦＦＦは、メモリマツピング回路４３により
、同一のデータメモリのアドレス空間２０００〜２ＦＦ
Ｆに変換され、処理単位間でのデータ列の入出力が可能
となる。

第５図に示すように、処理単位（２）において、処理単
位（２）の使用するＣＰＵのアドレス空間５４の中でＭ
１領域（８０００〜８１００）を変更する場合には、処
理単位（２）に対応するメモリマツピング回路５２によ
り、Ｍ１領域に対して新たなデータメモリ空間ＰＭＩ（
４０００〜４０　Ｆ　Ｆ）に変換して変更を加える。未
変更領域のＭ２領域（８１００〜８　Ｆ　Ｆ　Ｆ）に関
しては、処理単位（２）に対応したメモリマツピング回
路５２により、Ｍ２領域を元のデータメモリ空間５１中
のＰＭ２Ｍ７Ｃ３１００〜２　Ｆ　Ｆ　Ｆ）に変換する
。

このＭ１＋Ｍ２からなるデータ列Ｎを処理単位（３）に
受は渡す時には、処理単位（３）のＣＰＵアドレス空間
（ＡＯＯＯ−ＡＦＦＦ）５５を処理単位（３）に対応し
たメモリマツピング回路５３により、データメモリアド
レス空間５１のＰＭＩ領域（４０００〜４０　Ｆ　Ｆ）
およびＰＭ２Ｍ７Ｃ３１００〜２　Ｆ　Ｆ　Ｆ）に変換
することによって、処理単位間でのデータ列の入出力が
可能となる。

第４図および第５図から明らかなように、本実施例では
、単一ＣＰＵの場合であっても、複数＝１５− ＣＰＵの場合であっても、複数の処理単位間で入出力さ
れるデータ列は、未変更領域に関してはメモリ間転送処
理なしで授受が可能になるという利点がある。

第６図および第７図は、複数の処理単位間での共有デー
タ列の変更操作の一例を示す説明図である。ここでは、
処理単位（１）と処理単位（２）とが、データ列Ｍを共
有している場合を示している。

第６図に示すように、処理単位（１）では、ＣＰＵアド
レス空間６４のＭ領域（１０００〜ＩＦＦＦ）を処理単
位（１）に対応したメモリマツピング回路６２によりデ
ータメモリ空間６１のＰＭ領域（２０００〜２　Ｆ　Ｆ
　Ｆ）に変換している。また、処理単位（２）では、Ｃ
ＰＵアドレス空間６５のＭ領域（３０００〜３ＦＦＦ）
を処理単位（２）に対応したメモリマツピング回路６３
によりデータメモリ空間６１（７）ＰＭ領域（２０００
−２Ｆ　Ｆ　Ｆ）ニ変換している。このため、互いに同
じデータ列を共有して読み出すことができる。

第７図においては、処理単位（２）のＣＰ　Ｕアトレス
空間７５の内容を下のアドレスからＦＦバイトのみを書
き換える例を示している。すなわち、処理単位（２）で
は、ＣＰＵアドレス空間７５のデータＮ領域（３０００
〜３ＦＦＦ）のうちで未変更領域（３１００〜３　Ｆ　
Ｆ　Ｆ）までを、メモリマツピング回路７３を使用して
データメモリのアドレス空間７１のＰＭ領域の（４１０
０〜４　Ｆ　Ｆ　Ｆ）に変換する。また、ＣＰＵアドレ
ス空間７５の変更領域（３０００〜３０　Ｆ　Ｆ）につ
いては、メモリマツピング回路７３を使用してデータメ
モリのアドレス空間７１の新たすＰ　Ｍ　１領域（６０
００〜６ＯＦＦ）に変換することにより、処理単位（２
）はＣＰＵ７ドＬ／ス空間７５（７）（３０００〜３　
Ｆ　Ｆ　Ｆ）マでを使用することが可能である。

この結果、複数の処理単位間で同一のデータ列の内容の
一部を変更して、各処理単位で使用する場合であっても
、データ列の内容の全てをメモリ間転送の処理を行うこ
となく、変更領域のみの書換えにより実現することがで
きる。

なお、これらの実施例では、各処理単位に１個のメモリ
マツピンク回路を設けているが、高速化を図るために、
各処理単位に複数のメモリマツピング回路を設けてもよ
く、さらに第２図に示すメモリマツピング回路の変換テ
ーブルを複数個設けて、これらを切り替えて使用するこ
とにより、各処理単位ごとに設けたメモリマツピング回
路を統合することも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、処理が複数の処
理単位間で分割して行われる場合、すなわち各処理単位
が単一のＣＰＵ内に存在するが、あるいは複数のＣＰＵ
にまたがって存在するかに係わらず、（ｉ）処理単位間
でデータ列の受渡し操作をする際に、メモリ間転送処理
を行わずに、データ列の授受が可能であり、（ｉｉ）処
理単位間で共有しているデータ列の一部を変更して使用
する際には、データ列の未変更領域に関して、メモリ間
転送処理を行わずに、このデータ列を利用することがで
きる。その結果、メモリ使用率およびバス使用率を減少
させるとともに、ソフトウェアによる複雑なメモリ管理
登行う必要がなくなる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すもので、単一ＣＰ
Ｕ内で複数の処理単位要存在する場合のメモリ管理装置
の構成図、第２図は第１図におけるメモリマツピング回
路の一例を示す図、第３図は本発明の第２の実施例を示
すもので、複数のＣＰＵの各処理単位間で適用されるメ
モリ管理装置の構成図、第４図および第５図はそれぞれ
複数の処理単位間でのデータ列の受渡し操作の一例を示
す図、第６図および第７図は複数の処理単位間での共有
データ列の変更操作の一例を示す図、第８図および第９
図はそれぞれ従来における複数の処理単位間での処理過
程を示す図である。 １０．３０：メモリ管理装置、１１．３１：データメモ
リ、］、２，３２ニアドレスセレクタ回路、１３．１４
，２１，３３，３４，４．２，４３，５２゜５３．６２
，６３，７２，７３：メモリマツピング回路、１５，３
５，３６：ＣＰＵ、１６，３７゜３８ニブログラム／デ
ータメモリ、１７．３９：＝１９＝ データバス、１８，４１，４２ニアドレスバス（ＣＰ　
Ｕアドレス空間）、１６１，１６２，３７１゜３７２：
処理単位、２１１ニアドレス変換テーブル、４４，６４
，７４：処理単位（１）用ＣＰＵ７ドレス空間、４５，
５４，６５，７５：処理単位（２）用ＣＰＵアドレス空
間、５５：処理単位（３）用ＣＰＵアドレス空間、４１
，５１，６１，７１：データメモリアドレス空間。 特許出願人　日本電信電話株式会社 □　代理人　弁理士　磯　村　雅　俊

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵ内の処理単位間でデータ列の授受を行うデ
   ータ処理システム内に設けられたメモリ管理装置であっ
   て、上記ＣＰＵに接続されたメモリとは独立で、かつ、
   データ列の授受に用いられる処理単位に共通のデータメ
   モリと、上記ＣＰＵのアドレス空間を該データメモリの
   アドレス空間に変換する複数個のメモリマッピング回路
   と、該メモリマッピング回路より該データメモリへのア
   ドレス出力の中から、該データメモリにアクセス中のメ
   モリマッピング回路のアドレス出力を選択するアドレス
   セレクタ回路とを備えたことを特徴とするメモリ管理装
   置。
2. （２）複数のＣＰＵ間でデータ列の授受を行うデータ処
   理システム内に設けられたメモリ管理装置であって、他
   のＣＰＵに接続されたメモリを互いに利用するか、該メ
   モリとは独立に設けられ、データ列の授受に用いられる
   処理単位に共通のデータメモリと、上記ＣＰＵのアドレ
   ス空間を該データメモリのアドレス空間に変換するため
   、各ＣＰＵ対応に設けられたメモリマッピング回路と、
   該メモリマッピング回路より該データメモリへのアドレ
   ス出力の中から、該データメモリにアクセス中のメモリ
   マッピング回路のアドレス出力を選択するアドレスセレ
   クタ回路とを備えたことを特徴とするメモリ管理装置。