JP2975638B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2975638B2 JP2975638B2 JP2135658A JP13565890A JP2975638B2 JP 2975638 B2 JP2975638 B2 JP 2975638B2 JP 2135658 A JP2135658 A JP 2135658A JP 13565890 A JP13565890 A JP 13565890A JP 2975638 B2 JP2975638 B2 JP 2975638B2
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- Japan
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- signal
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- circuit
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Description
【発明の詳細な説明】 〔概要〕 アクセス方式の変換機能を備えた半導体集積回路に関
し、 外部回路を接続することなく複数のアクセス方式に適
合可能とすることを目的とし、 処理装置からアクセスされる周辺の半導体集積回路で
あって、前記処理装置から当該集積回路にアクセスする
ためのアクセス方式の異なる複数種のアクセス信号を外
部から入力される切り換え信号に基づいて当該集積回路
に適合するアクセス信号に変換して出力するアクセス信
号変換回路を内部回路として備え、前記アクセス方式は
書き込み及び読み出しを指示する信号が入力信号のレベ
ルの状態に応じて得られる第一のアクセス方式と、前記
書き込み及び読出しを指示する信号がそれぞれ異なる入
力信号として入力する第二のアクセス方式であり、前記
アクセス信号変換回路は前記切り換え信号に基づいて、
前記第一のアクセス方式の入力信号を前記集積回路に適
合するアクセス信号に変換して出力する第一のモード
と、前記第二のアクセス方式の入力信号を前記集積回路
に適合するアクセス信号に変換して出力する第二のモー
ドとを有する。
し、 外部回路を接続することなく複数のアクセス方式に適
合可能とすることを目的とし、 処理装置からアクセスされる周辺の半導体集積回路で
あって、前記処理装置から当該集積回路にアクセスする
ためのアクセス方式の異なる複数種のアクセス信号を外
部から入力される切り換え信号に基づいて当該集積回路
に適合するアクセス信号に変換して出力するアクセス信
号変換回路を内部回路として備え、前記アクセス方式は
書き込み及び読み出しを指示する信号が入力信号のレベ
ルの状態に応じて得られる第一のアクセス方式と、前記
書き込み及び読出しを指示する信号がそれぞれ異なる入
力信号として入力する第二のアクセス方式であり、前記
アクセス信号変換回路は前記切り換え信号に基づいて、
前記第一のアクセス方式の入力信号を前記集積回路に適
合するアクセス信号に変換して出力する第一のモード
と、前記第二のアクセス方式の入力信号を前記集積回路
に適合するアクセス信号に変換して出力する第二のモー
ドとを有する。
この発明はアクセス方式の変換機能を備えた半導体集
積回路に関するものである。
積回路に関するものである。
システム設計においては、使用する中央処理装置（以
下CPUという）に応じてそのCPUのデータアクセス方式に
適合した周辺LSIを選択する必要がある。
下CPUという）に応じてそのCPUのデータアクセス方式に
適合した周辺LSIを選択する必要がある。
CPUとその周辺LSIとのデータアクセス方式は主に「68
系（モトローラ製品のマイクロコンピュータ）」と「80
系（インテル製品のマイクロコンピュータ）」の二種類
に別れている。
系（モトローラ製品のマイクロコンピュータ）」と「80
系（インテル製品のマイクロコンピュータ）」の二種類
に別れている。
「68系」のデータアクセス方式で例えばレジスタにデ
ータに書き込む場合及びレジスタからデータを読み出す
場合は、第３図に示すようにCPUからアドレス選択信号A
Dが出力されるとともにチップセレクト信号▲▼が
Ｌレベルとなる。そして、この状態でレジスタに読出し
書き込み制御信号R/が入力され、さらにＬレベルのデ
ータストローブ信号▲▼が入力されると、選択され
たアドレスのデータＤがレジスタからデータバス上に読
み出され、あるいはデータバス上に設定されていたデー
タＤがレジスタに書き込まれる。なお、読出し書き込み
制御信号R/はＨレベルで読出し、Ｌレベルで書き込み
動作となる。
ータに書き込む場合及びレジスタからデータを読み出す
場合は、第３図に示すようにCPUからアドレス選択信号A
Dが出力されるとともにチップセレクト信号▲▼が
Ｌレベルとなる。そして、この状態でレジスタに読出し
書き込み制御信号R/が入力され、さらにＬレベルのデ
ータストローブ信号▲▼が入力されると、選択され
たアドレスのデータＤがレジスタからデータバス上に読
み出され、あるいはデータバス上に設定されていたデー
タＤがレジスタに書き込まれる。なお、読出し書き込み
制御信号R/はＨレベルで読出し、Ｌレベルで書き込み
動作となる。
「80系」のデータアクセス方式で例えばレジスタのデ
ータに書き込む場合及びレジスタからデータを読み出す
場合は、第４図に示すようにCPUからアドレス選択信号A
Dが出力されるとともにチップセレクト信号▲▼が
Ｌレベルとなる。そして、この状態でレジスタにＬレベ
ルに読出し信号▲▼が入力されると選択されたアド
レスのデータＤがデータバス上に読み出される。また、
レジスタにＬレベルの書き込み信号▲▼が入力され
るとデータバス上に設定されたデータＤが選択されたア
ドレスに書き込まれる。
ータに書き込む場合及びレジスタからデータを読み出す
場合は、第４図に示すようにCPUからアドレス選択信号A
Dが出力されるとともにチップセレクト信号▲▼が
Ｌレベルとなる。そして、この状態でレジスタにＬレベ
ルに読出し信号▲▼が入力されると選択されたアド
レスのデータＤがデータバス上に読み出される。また、
レジスタにＬレベルの書き込み信号▲▼が入力され
るとデータバス上に設定されたデータＤが選択されたア
ドレスに書き込まれる。
このように「68系」では書き込み読出し制御信号R/
とデータストローブ信号▲▼に基づいて書き込み及
び読出し動作が行われ、「80系」では読出し信号▲
▼及び書き込み信号▲▼に基づいて書き込み及び読
出し動作が行われる。
とデータストローブ信号▲▼に基づいて書き込み及
び読出し動作が行われ、「80系」では読出し信号▲
▼及び書き込み信号▲▼に基づいて書き込み及び読
出し動作が行われる。
従って、システム設計を行う場合、使用するCPUのデ
ータアクセス方式に適合した周辺LSIを使用する必要が
ある。また、CPUに対しアクセス方式の異なる周辺LSIを
使用する場合にはCPUと周辺LSIとの間にアクセス方式の
変換機能を備えた外部回路を介在させる必要があるた
め、工数が増大するとともにコストも上昇する。
ータアクセス方式に適合した周辺LSIを使用する必要が
ある。また、CPUに対しアクセス方式の異なる周辺LSIを
使用する場合にはCPUと周辺LSIとの間にアクセス方式の
変換機能を備えた外部回路を介在させる必要があるた
め、工数が増大するとともにコストも上昇する。
一方、周辺LSIを供給する側から見ると各アクセス方
式に適合した２種類のLSIを製造する必要があるという
問題点もある。
式に適合した２種類のLSIを製造する必要があるという
問題点もある。
この発明の目的は、外部回路を接続することなく複数
のアクセス方式に適合可能とする半導体集積回路を提供
するにある。
のアクセス方式に適合可能とする半導体集積回路を提供
するにある。
第１図は本発明の原理説明図である。すなわち、集積
回路５はアクセス方式の異なる複数種のアクセス信号A1
〜Anを外部から入力される切り換え信号に基づいて当
該集積回路５に適合するアクセス信号B1〜Bmに変換して
出力するアクセス信号変換回路６を内部回路として備え
ている。そして、そのアクセス方式は書き込み及び読み
出しを指示する信号が入力信号のレベルの状態に応じて
得られる第一のアクセス方式と、前記書き込み及び読出
しを指示する信号がそれぞれ異なる入力信号として入力
する第二のアクセス方式であり、前記アクセス信号変換
回路は前記切り換え信号に基づいて、前記第一のアクセ
ス方式の入力信号を前記集積回路に適合するアクセス信
号に変換して出力する第一のモードと、前記第二のアク
セス方式の入力信号を前記集積回路に適合するアクセス
信号に変換して出力する第二のモードとを有する。
回路５はアクセス方式の異なる複数種のアクセス信号A1
〜Anを外部から入力される切り換え信号に基づいて当
該集積回路５に適合するアクセス信号B1〜Bmに変換して
出力するアクセス信号変換回路６を内部回路として備え
ている。そして、そのアクセス方式は書き込み及び読み
出しを指示する信号が入力信号のレベルの状態に応じて
得られる第一のアクセス方式と、前記書き込み及び読出
しを指示する信号がそれぞれ異なる入力信号として入力
する第二のアクセス方式であり、前記アクセス信号変換
回路は前記切り換え信号に基づいて、前記第一のアクセ
ス方式の入力信号を前記集積回路に適合するアクセス信
号に変換して出力する第一のモードと、前記第二のアク
セス方式の入力信号を前記集積回路に適合するアクセス
信号に変換して出力する第二のモードとを有する。
集積回路５に入力されるアクセス信号A1〜Anはアクセ
ス信号変換回路６に入力され、アクセス信号変換回路６
はアクセス信号A1〜Anを切り換えて信号に基づいて集
積回路５の内部回路に適合するアクセス信号B1〜Bmに変
換して出力する。
ス信号変換回路６に入力され、アクセス信号変換回路６
はアクセス信号A1〜Anを切り換えて信号に基づいて集
積回路５の内部回路に適合するアクセス信号B1〜Bmに変
換して出力する。
以下、この発明を具体化した一実施例を説明する。
第２図はCPUの周辺回路としてデータの書き込み及び
読出しを行うレジスタＲの入力部分に設けられるアクセ
ス方式変換回路を示す。
読出しを行うレジスタＲの入力部分に設けられるアクセ
ス方式変換回路を示す。
すなわち、第一の入力端子T1は「68系」のデータスト
ローブ信号▲▼あるいは「80系」の読み出し信号▲
▼が入力されるものであり、第二の入力端子２は
「68系」の読出し書き込み制御信号R/あるいは「80
系」の書き込み信号▲▼が入力されるものであり、
第三の入力端子T3は入力信号のアクセス方式が「68系」
であるか「80系」であるかを区別する切り換え信号が
入力されるものであり、「68系」の場合にはＬレベル、
「80系」の場合にはＨレベルの指令信号が入力されるよ
うになっている。第四の入力端子T4は「68系」及び「80
系」においてチップセレクト信号▲▼が入力される
ものである。
ローブ信号▲▼あるいは「80系」の読み出し信号▲
▼が入力されるものであり、第二の入力端子２は
「68系」の読出し書き込み制御信号R/あるいは「80
系」の書き込み信号▲▼が入力されるものであり、
第三の入力端子T3は入力信号のアクセス方式が「68系」
であるか「80系」であるかを区別する切り換え信号が
入力されるものであり、「68系」の場合にはＬレベル、
「80系」の場合にはＨレベルの指令信号が入力されるよ
うになっている。第四の入力端子T4は「68系」及び「80
系」においてチップセレクト信号▲▼が入力される
ものである。
第一の入力端子T1は第一のNOR回路1aの一方の入力端
子に接続されるとともにEOR（exclusive OR）回路２の
一方の入力端子に接続されている。第二の入力端子T2は
第二のNOR回路1bの入力端子に接続されるとともに第一
のインバータ3aを介して前記第一のNOR回路1aの他方の
入力端子に接続されている。
子に接続されるとともにEOR（exclusive OR）回路２の
一方の入力端子に接続されている。第二の入力端子T2は
第二のNOR回路1bの入力端子に接続されるとともに第一
のインバータ3aを介して前記第一のNOR回路1aの他方の
入力端子に接続されている。
第三の入力端子T3はEOR回路２の他方の入力端子に接
続され、第四の入力端子T4は第二のインバータ3bの入力
端子に接続されている。
続され、第四の入力端子T4は第二のインバータ3bの入力
端子に接続されている。
前記第一のNOR回路1aの出力端子は第一のNAND回路4a
の一方の入力端子に接続され、前記EOR回路２の出力端
子は第二のNOR回路1bの他方の入力端子に接続され、そ
の第二のNOR回路1bの出力端子は第二のNAND回路4bの一
方の入力端子に接続され、第二のインバータ3bの出力端
子は第一及び第二のNAND回路4a,4bの他方の入力端子に
接続されている。そして、第一及び第二のNAND回路4a,4
bの出力端子から出力信号▲▼，▲▼がそ
れぞれ出力され、この出力信号▲▼がＬレベルと
なるとこのレジスタＲの内部回路はその出力信号▲
▼を読出し信号として認識し、出力信号▲▼が
Ｌレベルとなると内部回路はその出力信号▲▼を
書き込み信号として確認するようになっている。
の一方の入力端子に接続され、前記EOR回路２の出力端
子は第二のNOR回路1bの他方の入力端子に接続され、そ
の第二のNOR回路1bの出力端子は第二のNAND回路4bの一
方の入力端子に接続され、第二のインバータ3bの出力端
子は第一及び第二のNAND回路4a,4bの他方の入力端子に
接続されている。そして、第一及び第二のNAND回路4a,4
bの出力端子から出力信号▲▼，▲▼がそ
れぞれ出力され、この出力信号▲▼がＬレベルと
なるとこのレジスタＲの内部回路はその出力信号▲
▼を読出し信号として認識し、出力信号▲▼が
Ｌレベルとなると内部回路はその出力信号▲▼を
書き込み信号として確認するようになっている。
次に、上記のように構成されたアクセス方式変換回路
の作用を説明する。
の作用を説明する。
さて、このレジスタＲは第５図に示す入出力真理値７
に基づいて動作する。すなわち、「68系」のアクセス方
式で使用する場合を説明すると、この場合には入力端子
T3にＬレベルの切り換え信号が外部より入力される。
そして、まず入力端子T4に入力されるチップセレクト信
号▲▼がＨレベルであると、第二のインバータ3bを
介してNAND回路4a,4bにＬレベルの信号が入力されるの
で、両NAND回路4a,4bの出力信号はともにＨレベルとな
るため、読出し及び書き込み動作は行われない。
に基づいて動作する。すなわち、「68系」のアクセス方
式で使用する場合を説明すると、この場合には入力端子
T3にＬレベルの切り換え信号が外部より入力される。
そして、まず入力端子T4に入力されるチップセレクト信
号▲▼がＨレベルであると、第二のインバータ3bを
介してNAND回路4a,4bにＬレベルの信号が入力されるの
で、両NAND回路4a,4bの出力信号はともにＨレベルとな
るため、読出し及び書き込み動作は行われない。
チップセレクト信号▲▼がＬレベルとなるとNAND
回路4a,4bの出力信号はNOR回路1a,1bの出力信号に基づ
いて決まる。すなわち、入力端子T2にＨレベルの読出し
信号R/が入力されると同時に入力端子T1にＬレベルの
データストローブ信号▲▼が入力されると、第一NO
R回路1aはＨレベルの信号を第一のNAND回路4aに出力
し、第二のNOR回路1bはＬレベルの信号を第二のNAND回
路4bに出力するため、第一のNANAD回路4aの出力信号▲
▼はＬレベルとなって読出し信号が出力され、第
二のNAND回路4bの出力信号▲▼はＨレベルとなっ
て書き込み信号は出力されない。
回路4a,4bの出力信号はNOR回路1a,1bの出力信号に基づ
いて決まる。すなわち、入力端子T2にＨレベルの読出し
信号R/が入力されると同時に入力端子T1にＬレベルの
データストローブ信号▲▼が入力されると、第一NO
R回路1aはＨレベルの信号を第一のNAND回路4aに出力
し、第二のNOR回路1bはＬレベルの信号を第二のNAND回
路4bに出力するため、第一のNANAD回路4aの出力信号▲
▼はＬレベルとなって読出し信号が出力され、第
二のNAND回路4bの出力信号▲▼はＨレベルとなっ
て書き込み信号は出力されない。
一方、入力端子T2にＬレベルの書き込み信号R/が入
力されると同時に入力端子T1にＬレベルのデータストロ
ーブ信号▲▼が入力されると、第一のNOR回路1aは
Ｌレベルの信号を第一のNAND回路4aに出力し、第二のNO
R回路1bはＨレベルの信号を第二のNAND回路4bに出力す
るため、第一のNAND回路4aの出力信号▲▼はＨレ
ベルとなって読出し信号は出力されず、第二のNAND回路
4bの出力信号▲▼はＬレベルとなって書き込み信
号が出力される。そして、入力端子T1,T2に上記の組合
せ以外の入力信号が入力される場合にはNAND回路4a,4b
の出力信号▲▼，▲▼はすべてＨレベルと
なり、読出し信号及び書き込み信号が出力されることは
ない。
力されると同時に入力端子T1にＬレベルのデータストロ
ーブ信号▲▼が入力されると、第一のNOR回路1aは
Ｌレベルの信号を第一のNAND回路4aに出力し、第二のNO
R回路1bはＨレベルの信号を第二のNAND回路4bに出力す
るため、第一のNAND回路4aの出力信号▲▼はＨレ
ベルとなって読出し信号は出力されず、第二のNAND回路
4bの出力信号▲▼はＬレベルとなって書き込み信
号が出力される。そして、入力端子T1,T2に上記の組合
せ以外の入力信号が入力される場合にはNAND回路4a,4b
の出力信号▲▼，▲▼はすべてＨレベルと
なり、読出し信号及び書き込み信号が出力されることは
ない。
次に、このレジスタＲを「80系」のアクセス方式で使
用する場合を説明すると、この場合には入力端子T3にＨ
レベルの切り換え信号を外部より入力する。そして、
まず入力端子T4に入力されるチップセレクト信号▲
▼がＨレベルであると、前記「68系」の場合と同様に第
二のインバータ3bを介してNAND回路4a,4bにＬレベルの
信号が入力されるので、両NAND回路4a,4bの出力信号は
ともにＨレベルとなるため、読出し及び書き込み動作は
行われない。
用する場合を説明すると、この場合には入力端子T3にＨ
レベルの切り換え信号を外部より入力する。そして、
まず入力端子T4に入力されるチップセレクト信号▲
▼がＨレベルであると、前記「68系」の場合と同様に第
二のインバータ3bを介してNAND回路4a,4bにＬレベルの
信号が入力されるので、両NAND回路4a,4bの出力信号は
ともにＨレベルとなるため、読出し及び書き込み動作は
行われない。
チップセレクト信号▲▼がＬレベルとなるとNAND
回路4a,4bの出力信号はNOR回路1a,1bの出力信号に基づ
いて決まる。すなわち、入力端子T1にＬレベルの読出し
信号▲▼が入力されると同時に入力端子T2にＨレベ
ルの信号が入力されると、第一のNOR回路1aはＨレベル
の信号を第一のNAND回路4aに出力し、第二のNOR回路1b
はＬレベルの信号を第二のNAND回路4bに出力するため、
第一のNAND回路4aの出力信号▲▼はＬレベルとな
って読出し信号が出力され、第二のNAND回路4bの出力信
号▲▼はＨレベルとなって書き込み信号は出力さ
れない。
回路4a,4bの出力信号はNOR回路1a,1bの出力信号に基づ
いて決まる。すなわち、入力端子T1にＬレベルの読出し
信号▲▼が入力されると同時に入力端子T2にＨレベ
ルの信号が入力されると、第一のNOR回路1aはＨレベル
の信号を第一のNAND回路4aに出力し、第二のNOR回路1b
はＬレベルの信号を第二のNAND回路4bに出力するため、
第一のNAND回路4aの出力信号▲▼はＬレベルとな
って読出し信号が出力され、第二のNAND回路4bの出力信
号▲▼はＨレベルとなって書き込み信号は出力さ
れない。
一方、入力端子T2にＬレベルの書き込み信号▲▼
が入力されると同時に入力端子T1にＨレベルの信号が入
力されると、第一のNOR回路1aはＬレベルの信号を第一
のNAND回路4aに出力し、第二のNOR回路1bはＨレベルの
信号を第二のNAND回路4bに出力するため、第一のNAND回
路4aの出力信号▲▼はＨレベルとなって読出し信
号は出力されず、第二のNAND回路4bの出力信号▲
▼はＬレベルとなって書き込み信号が出力される。そし
て、入力端子T1,T2に上記の組合せ以外の入力信号が入
力される場合にはNAND回路4a,4bの出力信号▲
▼，▲▼はすべてＨレベルとなり、読出し信号及
び書き込み信号が出力されることはない。
が入力されると同時に入力端子T1にＨレベルの信号が入
力されると、第一のNOR回路1aはＬレベルの信号を第一
のNAND回路4aに出力し、第二のNOR回路1bはＨレベルの
信号を第二のNAND回路4bに出力するため、第一のNAND回
路4aの出力信号▲▼はＨレベルとなって読出し信
号は出力されず、第二のNAND回路4bの出力信号▲
▼はＬレベルとなって書き込み信号が出力される。そし
て、入力端子T1,T2に上記の組合せ以外の入力信号が入
力される場合にはNAND回路4a,4bの出力信号▲
▼，▲▼はすべてＨレベルとなり、読出し信号及
び書き込み信号が出力されることはない。
以上のようにこのレジスタＲでは、入力端子T3の切り
換え信号を切り換えることにより「68系」の読出し書
き込み信号R/とデータストローブ信号DS及び「80系」
の読出し信号▲▼と書き込み信号▲▼により内
部回路に自動的に読出し信号▲▼あるいは書き込
み信号▲▼を出力することができる。
換え信号を切り換えることにより「68系」の読出し書
き込み信号R/とデータストローブ信号DS及び「80系」
の読出し信号▲▼と書き込み信号▲▼により内
部回路に自動的に読出し信号▲▼あるいは書き込
み信号▲▼を出力することができる。
従って、このレジスタＲは「68系」及び「80系」のい
ずれのアクセス方式のCPUに対しても周辺回路として接
続することができるため、CPUとこのレジスタＲとの間
にアクセス方式を変換するための外部回路を接続する必
要はない。
ずれのアクセス方式のCPUに対しても周辺回路として接
続することができるため、CPUとこのレジスタＲとの間
にアクセス方式を変換するための外部回路を接続する必
要はない。
以上詳述したように、この発明は外部回路を接続する
ことなく複数のアクセス方式に適合可能とする半導体集
積回路を提供することができる優れた効果を発揮する。
ことなく複数のアクセス方式に適合可能とする半導体集
積回路を提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す回路図、 第３図は「68系」のアクセス方式によるレジスタの入出
力動作図、 第４図は「80系」のアクセス方式によるレジスタの入出
力動作図、 第５図は一実施例の回路の入出力真理値を示す説明図で
ある。 図中、 ５は集積回路、 ６はアクセス信号変換回路、 A1〜An,B1〜Bmはアクセス信号、 は切り換え信号 R/は読出し書き込み制御信号、 ▲▼は読出し信号、 ▲▼は書き込み信号である。
力動作図、 第４図は「80系」のアクセス方式によるレジスタの入出
力動作図、 第５図は一実施例の回路の入出力真理値を示す説明図で
ある。 図中、 ５は集積回路、 ６はアクセス信号変換回路、 A1〜An,B1〜Bmはアクセス信号、 は切り換え信号 R/は読出し書き込み制御信号、 ▲▼は読出し信号、 ▲▼は書き込み信号である。
Claims (1)
- 【請求項１】処理装置からアクセスされる周辺の半導体
集積回路であって、 前記処理装置から当該集積回路にアクセスするためのア
クセス方式の異なる複数種のアクセス信号（A1〜An）を
外部から入力される切り換え信号（）に基づいて当該
集積回路（５）に適合するアクセス信号（B1〜Bm）に変
換して出力するアクセス信号変換回路（６）を内部回路
として備え、前記アクセス方式は書き込み及び読出しを
指示する信号が入力信号（R/）のレベルの状態に応じ
て得られる第一のアクセス方式と、前記書き込み及び読
出しを指示する信号がそれぞれ異なる入力信号（▲
▼，▲▼）として入力する第二のアクセス方式であ
り、前記アクセス信号変換回路（６）は前記切り換え信
号（）に基づいて、前記第一のアクセス方式の入力信
号を前記集積回路に適合するアクセス信号（B1〜Bm）に
変換して出力する第一のモードと、前記第二のアクセス
方式の入力信号を前記集積回路に適合するアクセス信号
（B1〜Bm）に変換して出力する第三のモードとを有する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135658A JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135658A JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430390A JPH0430390A (ja) | 1992-02-03 |
| JP2975638B2 true JP2975638B2 (ja) | 1999-11-10 |
Family
ID=15156925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135658A Expired - Lifetime JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2975638B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560886B2 (en) | 2004-07-07 | 2009-07-14 | Hitachi, Ltd. | Motor controlling device for mounting on vehicle |
-
1990
- 1990-05-25 JP JP2135658A patent/JP2975638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430390A (ja) | 1992-02-03 |
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