JPH0485883A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 不揮発性半導体記憶装置及びその製造方法に関し、 容量比の劣化を生じさせることなく高集積化させること
ができる不揮発性半導体記憶装置及びその製造方法を提
供することを目的とし、一対のソース・ドレイン帯状領
域間のゲート酸化膜上に２個の蓄積電極が形成され、該
蓄積電極間に絶縁膜を介して制御電極が形成され、該制
御電極上にコンタクトホールを有する絶縁膜が形成され
、該コンタクトホールを介して該制御電極とコンタクト
を取るようにワード線が形成されているように構成し、
又は基板上にフィールド酸化膜及びゲート酸化膜を順次
形成する工程と、該フィールド酸化膜及び該ゲート酸化
膜上に帯状に制御電極を形成する工程と、該制御電極を
覆うように第１の絶縁膜を形成する工程と、該制御電極
側壁に対応する第１の絶縁膜側壁に蓄積電極を形成する
工程と、該蓄積電極を覆うように第２の絶縁膜を形成す
る工程と、該第１の絶縁膜に該制御電極が露出されるコ
ンタクトホールを形成する工程と、該コンタクトホール
を介して該制御電極とコンタクトを取るようにワード線
を形成する工程とを含むように構成し、又は基板上にゲ
ート酸化膜を形成する工程と、該ゲート酸化膜上に帯状
に制御電極を形成する工程と、該制御電極を覆うように
第１の絶縁膜を形成する工程と、該制御電極側壁に対応
する該第１の絶縁膜側壁に蓄積電極を形成する工程と、
該蓄積電極を覆うように第２の絶縁膜を形成する工程と
、該第１の絶縁膜に該制御電極が露出されるコンタクト
ホールを形成する工程と、該コンタクトホールを介して
該制御電極とコンタクトを取るようにワード線を形成す
るとともに、制御電極を露出させる工程と、該制御電極
及び該基板を酸化してフィールド酸化膜を形成する工程
とを含むように構成する。

〔産業上の利用分野〕

本発明は、ＥＥＰＲＯＭ等の不揮発性半導体装置及びそ
の製造方法に関する。

近時、容量比の劣化を生じさせることなく高集積化させ
ることができる不揮発性半導体装置及びその製造方法が
要求されている。

〔従来の技術〕

第７図は従来の不揮発性半導体記憶装置の一例を説明す
る図であり、第７図において、３１はポリＳｉ等からな
るフローティングゲート（蓄積電極）、３２はポリＳｉ
等からなるコントロールゲート（制御電極）、３３はＡ
！等からなるビット線、３４はドレインコンタクトホー
ル、３５はＳｉＯ□等からなるフィールド酸化膜、３６
はワード線である。

上記した従来の不揮発性半導体記憶装置の高集積化にお
いては、第７図に示すように、各スペックのスケーリン
グによって行ってきたが、ドレインコンタクトホール３
４径と、ドレインコンタクトホール３４とゲート電極を
兼ねたワード線３６間とのマージン等を考えると限界が
生してきているという欠点がある。

この欠点を解決するために、ソース・ドレインを平行に
形成し、このソース・ドレインに対してワード線を垂直
に形成するというものが提案されている。以下、具体的
に図面を用いて説明する。

第８図は従来の不揮発性半導体記憶装置の他の一例を説
明する図であり、第８図において、第７図と同一符号は
同一または相当部分を示す。

上記した従来の不揮発性半導体記憶装置は、第８図に示
すように、ソース・ドレインを各々平行に形成し、この
ソース・ドレインに対してワード線３６を垂直に形成す
ることにより、ドレインコンタクトホール３４を第７図
に示す場合よりも実質的に少なくすることができ、高集
積化に有利であるという利点がある。

〔発明が解決しようとする課題〕

しかしながら、第８図に示す上記した従来の不揮発性半
導体記憶装置においても、近時の厳しい微細化の要求に
伴い、実効チャネル長の確保が今後難しくなってくるこ
とに変わりがなく、また新たに容量比が劣化するという
問題が発生する。

ここでの容量比は、具体的には第９図に示すように、 Ｃｏ　　＋Ｃ であるので、 （２α十Ｌ）ＸＷ ｄｏ　　　　　　　　む となる。但し、ｄｏ　：ゲート酸化膜厚、ｄｌ　：電極
間酸化膜厚である。

ここで、ｄｏ　＝＝ｄ＋　　とすると、Ｃ１ζＣ０した
がって、ＶＣＧの電圧の半分しかフローティングゲート
にかからなかった。

そこで本発明は、容量比の劣化を生じさせることなく高
集積化させることができる不揮発性半導体記憶装置及び
その製造方法を提供することを目的としている。

〔課題を解決するための手段〕

本発明による不揮発性半導体記憶装置は上記目的達成の
ため、一対のソース・ドレイン帯状領域間のゲート酸化
膜上に２個の蓄積電極が形成され、該蓄積電極間に絶縁
膜を介して制御電極が形成され、該制御電極上にコンタ
クトホールを有する絶縁膜が形成され、該コンタクトホ
ールを介して該制御電極とコンタクトを取るようにワー
ド線が形成されているものである。

本発明による不揮発性半導体記憶装置の製造方法は上記
目的達成のため、基板上にフィールド酸化膜及びゲート
酸化膜を順次形成する工程と、該フィールド酸化膜及び
該ゲート酸化膜上に帯状に制御電極を形成する工程と、
該制御電極を覆うように第１の絶縁膜を形成する工程と
、該制御電極側壁に対応する第１の絶縁膜側壁に蓄積電
極を形成する工程と、該蓄積電極を覆うように第２の絶
縁膜を形成する工程と、該第１の絶縁膜に該制御電極が
露出されるコンタクトホールを形成する工程と、該コン
タクトホールを介して該制御電極とコンタクトを取るよ
うにワード線を形成する工程とを含むものである。

本発明による不揮発性半導体記憶装置の製造方法は上記
目的達成のため、基板上にゲート酸化膜を形成する工程
と、該ゲート酸化膜上に帯状に制御電極を形成する工程
と、該制御電極を覆うように第１の絶縁膜を形成する工
程と、該制御電極側壁に対応する該第１の絶縁膜側壁に
蓄積電極を形成する工程と、該蓄積電極を覆うように第
２の絶縁膜を形成する工程と、該第１の絶縁膜に該制御
電極が露出されるコンタクトホールを形成する工程と、
該コンタクトホールを介して該！ＩＪ＃を極とコンタク
トを取るようにワード線を形成するとともに、制御電極
を露出させる工程と、該制御電極及び該基板を酸化して
フィールド酸化膜を形成する工程とを含むものである。

〔作用〕

本発明では、第１図に示すように、一対のソース／ドレ
イン拡散層８に対してフローティングゲート６ａを２個
形成するようにして２個のメモリトランジスタを形成す
るようにしているため、従来の一対のソース／ドレイン
拡散層に対してフローティングゲートが１個の場合より
も集積度が約２倍となり高集積化させることができる。

また、従来ＶＣＧの電圧の半分しかフローティングゲー
トにかからなかったのに対し、本発明ではＶＣＧの電圧
の２／３倍がフローティングゲートにかかり従来よりも
容量比の劣化を生じないようにすることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図〜第５図は本発明に係る不揮発性半導体記憶装置
及びその製造方法の一実施例を説明する図であり、第１
図は一実施例の構造を示す主要図、第２図は一実施例の
セルアレイ図、第３図は一実施例の回路ブロック図、第
４図は一実施例の動作説明補足図、第５図は一実施例の
製造方法を説明する図である。なお、第１図（ａ）は装
置平面図、第１図（ｂ）は第１図（ａ）に示すＸｌ−Ｘ
２方向の断面図、第１図（Ｃ）は第１図（ａ）に示すＹ
ｌ−Ｙ２方向の断面図である。これらの図において、１
はＳｉ等からなる基板、２はＳｉＯ□等からなるフィー
ルド酸化膜、３は５ｉ０２等からなるゲート酸化膜、４
はポリＳｉ等からなるコントロールゲート（制ａ＠極）
、５はＳｉＯ□等からなるシリコン酸化膜、６はポリシ
リコン膜、６ａはポリＳｉ等からなるフローティングゲ
ート（蓄積電極）、７は５ｉＯｚ等からなるシリコン酸
化膜、８はソース／ドレイン拡散層、９はシリコン酸化
膜５に形成されたコンタクトホール、１０はワード線と
なるポリシリコン膜、１０ａはポリＳｉ等からなるワー
ド線、１１はＳｉｎｇ等からなるシリコン酸化膜、１２
はＰＳＧ等からなる層間絶縁膜、１３はＡ２等からなる
ビット線、１４はＰＳＧや５ｉ＝Ｎ４等からなるカバー
膜である。

次に、その製造方法について説明する。

まず、第５図（ａ）に示すように、ＬＯＧＯ３により基
板１（図示せず）を酸化してトランジスタ絶縁領域とな
る膜厚が例えば６０００人のフィールド酸化膜２を形成
するとともに、トランジスタ領域を形成し、例えば熱酸
化により基板１を酸化して膜厚が例えば２００人のゲー
ト酸化膜３を形成した後、例えばボロン、５０ｋｅＶ　
、　　ｌ　ＸＩＯ”Ｃｌ１１−”のイオン注入によりゲ
ート酸化膜３を介して基板ｌチャネル部にボロンを導入
する。

次に、第５図（ｂ）に示すように、例えばＣＶＤ法によ
り全面にポリＳｉを堆積して膜厚が例えば１０００〜４
０００人のポリシリコン膜を形成した後、例えばＲＩＥ
によりポリシリコン膜を選択的にエツチングして帯状の
コントロールゲート４を形成する。

次に、第５図（Ｃ）に示すように、例えば熱酸化により
コントロールゲート４を酸化して膜厚が例えば２００〜
４００人のシリコン酸化膜５を形成する。

次に、第５図（ｄ）に示すように、例えばＣＶＤ法によ
り全面にポリＳｉを堆積して膜厚が例えば１０００〜４
０００人のポリシリコン膜６を形成する。

次に、第５図（ｅ）に示すように、例えば１已によりポ
リシリコン膜６をエッチバンクしてコントロールゲート
４側壁に対応するシリコン酸化膜５側壁に側壁導電性膜
からなるフローティングゲー）６ａを形成する。

次に、第５図（ｆ）に示すように、例えば熱酸化により
フローティングゲート６ａを酸化してフローティングゲ
ート６ａ上に膜厚が例えば２００〜４００人のシリコン
酸化膜７を形成する。

次に、第５図（ｇ）、（ｈ）に示すように、例えばヒ素
、１００ｋｅＶ、Ｉ　Ｘｌ０Ｉ５ＣＩ−”のイオン注入
によりシリコン酸化膜５．７をマスクとしてゲート酸化
膜３を介して基板１内にヒ素を導入してソース／ドレイ
ン拡散層８を形成する。

次に、第５図（ｉ）に示すように、例えばＲＩＥにより
コントロールゲート４上のシリコン酸化膜５を選択的に
エツチングしてコンタクトホール９を形成するとともに
、コンタクトホール９内にコントロールゲート４を露出
させた後、例えばＣＶＤ法によりコンタクトホール９内
のコントロールゲート４とコンタクトを取るように全面
にポリＳｉを堆積して膜厚が例えば１０００〜４０００
人のワード線となるポリシリコン膜１０を形成する。

次に、第５図（ｊ）に示すように、例えばＲＩＥにより
フィールド酸化膜２上に対応するポリシリコン膜１０、
コントロールゲート４及びフローティングゲ−１−６ａ
を選択的にエツチングしてワード線１０ａを形成すると
ともに、フィールド酸化膜２を露出させる。

そして、例えば熱酸化によりワード線１０ａを酸化して
膜厚が例えば２００人のシリコン酸化膜１１を形成し、
例えばＣＶＤ法によりシリコン酸化膜１１上にＰＳＧ膜
を堆積して膜厚が例えば１μｍの眉間絶縁膜１２を形成
し、眉間絶縁膜１２にコンタクトホールを形成し、例え
ばスパッタ法及びｔＥにより／ｌからなるビット線１３
を形成した後、例えばＣＶＤ法により全面にＰＳＧや５
ｉ３Ｎｓを堆積して膜厚が例えば１μｍのカバー膜１４
を形成することにより、第５図（ｋ）に示すような不揮
発性半導体記憶装置を得ることができる。

次に、その動作原理について第３図及び第４図を用いて
説明する。ここでは第３図に示す■のセルを読み出す場
合のバイアス方法について説明する。なお、第３図は第
２図に示すセルアレイの回路ブロック図である。

まず、Ｗ２のワード線をＨｉｇｈにしてＢ３のビット線
をグランド（ＧＮＤ）として選択する。

Ｂ２のビット線から右のビット線については全てフロー
トかあるいはＨｉｇｈとしＢ４のビット線から左をすべ
てグランドとする。■のメモリトランジスタには第４図
に示すようなバイアスがかかっている。この状態で■の
メモリトランジスタは“０”状態、“１”状態に関わら
ず、つまり電子が入っていようがいなかろうが■のメモ
リトランジスタをセンスするドレイン電流に対してほと
んど影響を与えない。何故なら■のメモリトランジスタ
のフローティングゲートはＭＯＳ）ランジスタでいうと
ころのドレイン側にあるため、あまり負荷がかからない
からである。逆に■のメモリトランジスタのフローティ
ングゲートはＭＯＳ）ランジスタでいうところのソース
側にあり、これはドレイン電流に対して大きな影響を与
える。このため、第４図に示すトランジスタのドレイン
電流をセンスすると自然に■のメモリトランジスタの状
態をセンスしたことになる。書き込み時は逆に８３のビ
ットラインをＨｉｇｈとして選択する。

Ｂ２のビットラインから右のビットラインについてはグ
ランドとする。このバイアス条件によってＨｉｇｈとな
っている電極の近傍よりホットエレクトロンがフローテ
ィングゲートに注入される。

すなわち、上記実施例では、一対のソース／ドレイン拡
散層８帯状領域間のゲート酸化膜３上に２個のフローテ
ィングゲー）６ａを形成し、フローティングゲー）６ａ
間に絶縁膜５を介してコントロールゲート４を形成し、
コントロールゲート４上にコンタクトホール９を有する
絶縁膜５を形成し、コンタクトホール９を介してコント
ロールゲート４とコンタクトを取るようにワード線１０
ａを形成するようにしている。このように、一対のソー
ス／ドレイン拡散層８に対してフローティングゲート６
ａを２個形成するようにして２個のメモリトランジスタ
を形成するようにしているため、従来の一対のソース／
ドレイン拡散層に対してフローティングゲートが１個の
場合よりも集積度が約２倍となり高集積化させることが
できる。また、従来ＶＣＧの電圧の半分しかフローティ
ングゲートにかからなかったのに対し、上記実施例では
Ｖ（（。

の電圧の２／３倍がフローティングゲートにかかり従来
よりも容量比の劣化を生じないようにすることができる
。ここでの容量比は具体的には、第１図に示すように、 Ｃ，＋Ｃ。

なので、酸化膜厚が変わらないとすると、容量比は面積
比となり、 し０の＋１［Ｉ積土し、の圓禎 ２×００の面積≦０１の面積なので、少なくともしたが
って、ＶＣＧの電圧の２／３倍がフローティングゲート
にかかる。

なお、上記実施例では、トランジスタ絶縁領域となるフ
ィールド酸化膜２を、ゲート酸化膜３を形成する前に形
成する場合について説明したが、本発明はこれに限定さ
れるものではなく、ワード線１０ａ形成後に形成する場
合であってもよい。以下、具体的に図面を用いて説明す
る。

第６図は本発明に係る不揮発性半導体記憶装置の製造方
法の他の実施例を説明する図であり、第６図において、
第５図と同一符号は同一または相当部分を示し、２１は
５ｉｘＮａ等からなるシリコン窒化膜である。

次に、その製造方法について説明する。

まず、第６図（ａ）〜（Ｃ）に示すように、例えば熱酸
化により基板１を酸化して膜厚が例えば２００〜４００
人のゲート酸化膜３を形成した後、例えばボロン、５０
ｋｅν、Ｉ　ＸＩＯ”ｃ′ｍ−２のイオン注入によりゲ
ート酸化膜３を介して基板１チャネル部にボロンを導入
する。次いで、例えばＣＶＤ法により全面にポリＳｉを
堆積して膜厚が例えば１０００〜４０００人のポリシリ
コン膜を形成し、例えばＲＩＥによりポリシリコン膜を
選択的にエツチングして帯状のコントロールゲート４を
ゲート酸化膜３上に形成した後、例えば熱酸化によりコ
ントロールゲート４を酸化して膜厚が例えば２００〜４
００人のシリコン酸化膜５を形成する。

次に、第６図（ｄ）〜”（ｆ　）に示すように、例えば
ＣＶＤ法により全面にポリＳｉを堆積して膜Ｋが例えば
１０００〜４０００人のポリシリコン膜を形成し、例え
ばＲＩＥによりポリシリコン膜をエッチバックしてコン
トロールゲート４側壁に対応するシリコン酸化膜５側壁
にフローティングゲート６ａを形成し、例えば熱酸化に
よりフローティングゲート６ａを酸化してフローティン
グゲート６ａ上に膜厚が例えば２００〜４００人のシリ
コン酸化膜７を形成した後、例えばヒ素、１００ｋｅＶ
、１×１０Ｉ５■−２のイオン注入によりシリコン酸化
膜５．７をマスクとしてゲート酸化膜３を介して基板１
内にヒ素を導入してソース／ドレイン拡散層８を形成す
る。次いで、例えばＲＩＥによりコントロールゲート４
上のシリコン酸化膜５を選択的にエツチングしてコンタ
クトホール９を形成するとともに、コンタクトホール９
内にコントロールゲート４を露出させ、例えばＣＶＤ法
によりコンタクトホール９内のコントロールゲート４と
コンタクトを取るように全面にポリＳｉを堆積して膜厚
が例えば１０００〜４０００人のポリシリコン膜１０を
形成し、例えば熱酸化によりポリシリコン膜１０を酸化
して膜厚が例えば２００人のシリコン酸化膜１１を形成
した後、例えばＣＶＤ法により全面にＳ　ｉ　２　Ｎ４
を堆積して膜厚が例えば２０００人のシリコン窒化膜２
１を形成する。

次に、第６図（ｇ）〜（ｉ）に示すように、例えばＲＩ
Ｅによりシリコン窒化膜２１、シリコン酸化膜１１、ポ
リシリコン膜１０、シリコン酸化膜５を選択的にエツチ
ングしてワード線１０ａを形成するとともに、コントロ
ールゲート４を露出させる。

次に、第６図Ｎ）〜（Ｉ２）に示すように、Ｌａｃｏｓ
によりシリコン窒化膜２１をマスクとしてコントロール
ゲート４及び基板１を選択的に酸化して膜厚が例えば２
０００〜５０００人のフィールド酸化膜２を形成する。

そして、マスクとして用いたシリコン窒化膜２１を除去
し、例えばＣＶＤ法番こより全面にＰＳＧを堆積して膜
厚が例えば１μｍの眉間絶縁膜１２を形成し、眉間絶縁
膜１２にコンタクトホールを形成し、例えばスパッタ法
及びＲＩＥによりＡ！からなるビット線１３を形成した
後、例えばＣＶＤ法により全面に５１３Ｎａを堆積して
膜厚が例えば１μｍのカバー膜１４を形成することによ
り、第６図（ｍ）〜（０）に示すような不揮発性半導体
記憶装置を得ることができる。

〔発明の効果〕

本発明によれば、容量比の劣化を生じさせることなく高
集積化させることができるという効果がある。

【図面の簡単な説明】

第１図〜第５図は本発明に係る不揮発性半導体記憶装置
及びその製造方法の一実施例を説明する図、 第１図は一実施例の構造を示す主要図、第２図は一実施
例のセルアレイ図、 第３図は一実施例の回路ブロック図、 第４図は一実施例の動作説明補正図、 第５図は一実施例の製造方法を説明する図、第６図は他
の実施例の製造方法を説明する図、第７図は従来例の一
例のセルアレイ図、第８図は従来例の他の一例のセルア
レイ図、第９図は従来例の課題を説明する図である。 ５・・・・・・シリコン酸化膜、 ６・・・・・・ポリシリコン膜、 ６ａ・・・・・・フローティングゲート、７・・・・・
・シリコン酸化膜、 ８・・・・・・ソース／ドレイン拡散層、９・・・・・
・コンタクトホール、 １０・・・・・・ポリシリコン膜、 １０ａ・・・・・・ワード線、 １１・・・・・・シリコン酸化膜、 １２・・・・・・層間絶縁膜、 １３・・・・・・ビット線、 １４・・・・・・カバー膜。 １・・・・−・基板、 ２・・・−・・フィールド酸化膜、 ３・・・・・・ゲート酸化膜、 ４・・・・・・コントロールケート、 第１図 一実施例の製造方法を説明する図 第５図 ６：ポリシリコン腰 一実施例の製造方法を説明する図 他の実施例の製造方法を説明する図 第６図 他の実施例の製造方法を説明する図 第６図 従来例の→のセルアレイ図 第７図 従来例の他の一例のセルアレイ図 ９Ｊ８図 従来例Ｊ諌題を説明する図 第９図

Claims (1)

1. 【特許請求の範囲】 １、一対のソース・ドレイン（８）帯状領域間のゲート
   酸化膜（３）上に２個の蓄積電極（６ａ）が形成され、 該蓄積電極（６ａ）間に絶縁膜（５）を介して制御電極
   （４）が形成され、 該制御電極（４）上にコンタクトホール（９）を有する
   絶縁膜（５）が形成され、 該コンタクトホール（９）を介して該制御電極（４）と
   コンタクトを取るようにワード線（１０ａ）が形成され
   ていることを特徴とする不揮発性半導体記憶装置。 ２、基板（１）上にフィールド酸化膜（２）及びゲート
   酸化膜（３）を順次形成する工程と、該フィールド酸化
   膜（２）及び該ゲート酸化膜（３）上に帯状に制御電極
   （４）を形成する工程と、 該制御電極（４）を覆うように第１の絶縁膜（５）を形
   成する工程と、 該制御電極（４）側壁に対応する第１の絶縁膜（５）側
   壁に蓄積電極（６ａ）を形成する工程と、 該蓄積電極（６ａ）を覆うように第２の絶縁膜（７）を
   形成する工程と、 該第１の絶縁膜（５）に該制御電極（４）が露出される
   コンタクトホール（９）を形成する工程と、 該コンタクトホール（９）を介して該制御電極（４）と
   コンタクトを取るようにワード線（１０ａ）を形成する
   工程とを含むことを特徴とする不揮発性半導体記憶装置
   の製造方法。 ３、基板（１）上にゲート酸化膜（３）を形成する工程
   と、 該ゲート酸化膜（３）上に帯状に制御電極 （４）を形成する工程と、 該制御電極（４）を覆うように第１の絶縁膜（５）を形
   成する工程と、 該制御電極（４）側壁に対応する該第１の絶縁膜（５）
   側壁に蓄積電極（６ａ）を形成する工程と、 該蓄積電極（６ａ）を覆うように第２の絶縁膜（７）を
   形成する工程と、 該第１の絶縁膜（５）に該制御電極（４）が露出される
   コンタクトホール（９）を形成する工程と、 該コンタクトホール（９）を介して該制御電極（４）と
   コンタクトを取るようにワード線（１０ａ）を形成する
   とともに、制御電極（４）を露出させる工程と、 該制御電極（４）及び該基板（１）を酸化してフィール
   ド酸化膜（２）を形成する工程とを含むことを特徴とす
   る不揮発性半導体装置の製造方法。