JP3312102B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体装
置の製造方法に関するものであり、更に詳しくは、トン
ネル絶縁膜を介してフローティングゲート電極に電子な
どを注入若しくは引き抜くことで情報の書き込み、消去
を行い、フローティングゲート電極に情報の書き込み、
消去を行うコントロールゲート電極を有し、フローティ
ングゲート電極とコントロールゲート電極との間に形成
される層間容量膜を含むメモリセルが形成される不揮発
性半導体記憶装置の製造方法に関するものである。
置の製造方法に関するものであり、更に詳しくは、トン
ネル絶縁膜を介してフローティングゲート電極に電子な
どを注入若しくは引き抜くことで情報の書き込み、消去
を行い、フローティングゲート電極に情報の書き込み、
消去を行うコントロールゲート電極を有し、フローティ
ングゲート電極とコントロールゲート電極との間に形成
される層間容量膜を含むメモリセルが形成される不揮発
性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】フローティングゲート電極とコントロー
ルゲート電極とを有するメモリセルが半導体基板上に形
成される不揮発性半導体記憶装置を製造する一般的な方
法を、図７乃至図１２を用いて、以下に説明する。
ルゲート電極とを有するメモリセルが半導体基板上に形
成される不揮発性半導体記憶装置を製造する一般的な方
法を、図７乃至図１２を用いて、以下に説明する。
【０００３】尚、図７はメモリセル部の平面図であり、
破線が活性領域と素子分離領域との境界を、ＦＧはフロ
ーティングゲート電極領域を、ＣＧはコントロールゲー
ト電極領域を示す。また、図８乃至図１２は従来のメモ
リセル部の製造工程を示す。図８乃至図１２の（ａ）は
図７におけるＸ−Ｘ断面を示し、（ｂ）は図７における
Ｙ−Ｙ断面を示す。
破線が活性領域と素子分離領域との境界を、ＦＧはフロ
ーティングゲート電極領域を、ＣＧはコントロールゲー
ト電極領域を示す。また、図８乃至図１２は従来のメモ
リセル部の製造工程を示す。図８乃至図１２の（ａ）は
図７におけるＸ−Ｘ断面を示し、（ｂ）は図７における
Ｙ−Ｙ断面を示す。
【０００４】まず、Ｐ型半導体基板２１上に、ＬＯＣＯ
Ｓ法により、５００ｎｍのシリコン酸化膜からなる素子
分離領域２２と活性領域２３とを形成する。その後、熱
酸化法により、活性領域２３上に膜厚が１０ｎｍ程度の
トンネル酸化膜２４を形成した後、フローティングゲー
ト電極の材料となるリンが不純物としてドープされた、
膜厚が１００ｎｍ程度の多結晶シリコン膜２５を堆積す
る。
Ｓ法により、５００ｎｍのシリコン酸化膜からなる素子
分離領域２２と活性領域２３とを形成する。その後、熱
酸化法により、活性領域２３上に膜厚が１０ｎｍ程度の
トンネル酸化膜２４を形成した後、フローティングゲー
ト電極の材料となるリンが不純物としてドープされた、
膜厚が１００ｎｍ程度の多結晶シリコン膜２５を堆積す
る。
【０００５】そして、図８（ａ）、（ｂ）に示すよう
に、フォトリソグラフィの手法によりパターニングされ
たレジストＲ１１をマスクに反応性イオンエッチングに
よりフローティングゲート電極の加工を行う。
に、フォトリソグラフィの手法によりパターニングされ
たレジストＲ１１をマスクに反応性イオンエッチングに
よりフローティングゲート電極の加工を行う。
【０００６】次に、レジストＲ１１を除去した後、図９
（ａ）、（ｂ）に示すように、フローティングゲート電
極とコントロールゲート電極との間の層間容量膜となる
ＯＮＯ膜（第１のシリコン酸化膜２６（ＳｉＯ2）／シ
リコン窒化膜２７（ＳｉＮ）／第２のシリコン酸化膜２
８（ＳｉＯ2）の３層膜）を形成する。即ち、熱酸化法
により、フローティングゲート電極表面に８ｎｍの第１
のシリコン酸化膜２６を形成した後、ＣＶＤ法（化学気
相成長法）により２０ｎｍのシリコン窒化膜２７を、更
に８ｎｍの第２のシリコン酸化膜２８を順次堆積させ
る。ＯＮＯ膜を形成した後、コントロールゲート電極材
料となる膜厚が１００ｎｍ程度のポリサイド膜２９を堆
積させる。
（ａ）、（ｂ）に示すように、フローティングゲート電
極とコントロールゲート電極との間の層間容量膜となる
ＯＮＯ膜（第１のシリコン酸化膜２６（ＳｉＯ2）／シ
リコン窒化膜２７（ＳｉＮ）／第２のシリコン酸化膜２
８（ＳｉＯ2）の３層膜）を形成する。即ち、熱酸化法
により、フローティングゲート電極表面に８ｎｍの第１
のシリコン酸化膜２６を形成した後、ＣＶＤ法（化学気
相成長法）により２０ｎｍのシリコン窒化膜２７を、更
に８ｎｍの第２のシリコン酸化膜２８を順次堆積させ
る。ＯＮＯ膜を形成した後、コントロールゲート電極材
料となる膜厚が１００ｎｍ程度のポリサイド膜２９を堆
積させる。
【０００７】次に、図１０（ａ）、（ｂ）に示すよう
に、フォトリソグラフィの手法により、パターニングさ
れたレジストＲ２２をマスクに、反応性イオンエッチン
グにより、コントロールゲートの加工を行う。即ち、コ
ントロールゲート電極となるポリサイド膜２９、ＯＮＯ
膜及びフローティングゲート電極材料である多結晶シリ
コン膜２５を順次エッチングして除去する。
に、フォトリソグラフィの手法により、パターニングさ
れたレジストＲ２２をマスクに、反応性イオンエッチン
グにより、コントロールゲートの加工を行う。即ち、コ
ントロールゲート電極となるポリサイド膜２９、ＯＮＯ
膜及びフローティングゲート電極材料である多結晶シリ
コン膜２５を順次エッチングして除去する。
【０００８】次に、レジストＲ２２を除去した後、図１
１（ａ）、（ｂ）に示すように、コントロールゲート電
極の加工の際に、フローティングゲート電極材料である
多結晶シリコン膜２５の側壁が露出するため、熱酸化膜
３０で該側壁を覆う。その後、図１２（ａ）、（ｂ）に
示すように、コントロールゲート電極をマスクとして、
ソース／ドレイン領域３１となる不純物の注入を行った
後、層間絶縁膜３２を堆積させる。
１（ａ）、（ｂ）に示すように、コントロールゲート電
極の加工の際に、フローティングゲート電極材料である
多結晶シリコン膜２５の側壁が露出するため、熱酸化膜
３０で該側壁を覆う。その後、図１２（ａ）、（ｂ）に
示すように、コントロールゲート電極をマスクとして、
ソース／ドレイン領域３１となる不純物の注入を行った
後、層間絶縁膜３２を堆積させる。
【０００９】
【発明が解決しようとする課題】上述の従来技術によ
り、コントロールゲート電極の加工の際に、フローティ
ングゲート電極材料である多結晶シリコン膜の側壁が露
出するため、フローティングゲート電極の該側壁を熱酸
化膜で覆う必要がある。この際、層間容量膜がＯＮＯ膜
で構成されている場合、第１のシリコン酸化膜２６とフ
ローティングゲート電極との界面及び第２のシリコン酸
化膜２８とコントロールゲート電極との界面よりフロー
ティングゲート電極及びコントロールゲート電極に対し
て、酸化が進行し、図１１（ａ）、（ｂ）に示すよう
に、多結晶シリコン膜の露出側面のＯＮＯ膜２６ａ、２
８ａが厚膜化する。
り、コントロールゲート電極の加工の際に、フローティ
ングゲート電極材料である多結晶シリコン膜の側壁が露
出するため、フローティングゲート電極の該側壁を熱酸
化膜で覆う必要がある。この際、層間容量膜がＯＮＯ膜
で構成されている場合、第１のシリコン酸化膜２６とフ
ローティングゲート電極との界面及び第２のシリコン酸
化膜２８とコントロールゲート電極との界面よりフロー
ティングゲート電極及びコントロールゲート電極に対し
て、酸化が進行し、図１１（ａ）、（ｂ）に示すよう
に、多結晶シリコン膜の露出側面のＯＮＯ膜２６ａ、２
８ａが厚膜化する。
【００１０】このＯＮＯ膜の部分的な厚膜化はコントロ
ールゲート電極−基板間の電位差に対するフローティン
グゲート電極−基板間の電位差の割合（カップリング
比）が下がるため、フローティングゲート電極に対する
電子の書き込み及び消去効率が低下する。
ールゲート電極−基板間の電位差に対するフローティン
グゲート電極−基板間の電位差の割合（カップリング
比）が下がるため、フローティングゲート電極に対する
電子の書き込み及び消去効率が低下する。
【００１１】また、図１１（ａ）、（ｂ）に示すよう
に、層間容量膜の界面のみに対してでなく、トンネル絶
縁膜とフローティングゲート電極との界面より、フロー
ティングゲート電極に対しても酸化が進行し、多結晶シ
リコン膜２５の露出側面のトンネル酸化膜２４ａが厚膜
化する。
に、層間容量膜の界面のみに対してでなく、トンネル絶
縁膜とフローティングゲート電極との界面より、フロー
ティングゲート電極に対しても酸化が進行し、多結晶シ
リコン膜２５の露出側面のトンネル酸化膜２４ａが厚膜
化する。
【００１２】したがって、ＦＮ電流を利用した書き込み
／消去の際、トンネル絶縁膜の部分的な厚膜化によりゲ
ート−拡散層（ソース／ドレイン）間の電界が小さくな
り、ＦＮ電流の低下を引き起こし、書き込み／消去効率
を低下させる。
／消去の際、トンネル絶縁膜の部分的な厚膜化によりゲ
ート−拡散層（ソース／ドレイン）間の電界が小さくな
り、ＦＮ電流の低下を引き起こし、書き込み／消去効率
を低下させる。
【００１３】この問題に対し、特開平６−７７４９３号
公報は、窒化膜のサイドウォールをゲート電極の側面に
形成することを提供している。しかし、工程が複雑にな
り、ソース／ドレイン領域に窒化膜のサイドウォールが
張り出すため、微細化に不向きである。また、窒化膜の
サイドウォールを形成する前にゲート電極の側面を絶縁
性の高い熱酸化膜で覆う必要があるため、該熱酸化膜を
形成するときに発生するバーズビークを防止できない。
公報は、窒化膜のサイドウォールをゲート電極の側面に
形成することを提供している。しかし、工程が複雑にな
り、ソース／ドレイン領域に窒化膜のサイドウォールが
張り出すため、微細化に不向きである。また、窒化膜の
サイドウォールを形成する前にゲート電極の側面を絶縁
性の高い熱酸化膜で覆う必要があるため、該熱酸化膜を
形成するときに発生するバーズビークを防止できない。
【００１４】また、特開平５−２６７６８４号公報は、
ＮＯＮＯ膜を提案しているが、コントロールゲート電極
側は酸化膜に接しているために酸化が進行し、コントロ
ールゲート電極側にバーズビークが発生する。
ＮＯＮＯ膜を提案しているが、コントロールゲート電極
側は酸化膜に接しているために酸化が進行し、コントロ
ールゲート電極側にバーズビークが発生する。
【００１５】本発明は、多結晶シリコン膜の露出側面の
層間容量膜の厚膜化及びトンネル酸化膜の厚膜化を防止
する手段を提供することを目的とする。
層間容量膜の厚膜化及びトンネル酸化膜の厚膜化を防止
する手段を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、半導体基板上にトンネル絶縁膜
を介して形成されたフローティングゲート電極と、該フ
ローティングゲート電極上に層間容量膜を介して形成さ
れたコントロールゲート電極とを有する不揮発性半導体
記憶装置の製造方法において、上記半導体基板と上記ト
ンネル絶縁膜との界面、該トンネル絶縁膜と上記フロー
ティングゲート電極との界面、該フローティングゲート
電極と上記層間絶縁膜との界面、該層間絶縁膜と上記コ
ントロールゲート電極との界面のうち、少なくとも一の
界面に窒素を介在させることを特徴とするものである。
記憶装置の製造方法は、半導体基板上にトンネル絶縁膜
を介して形成されたフローティングゲート電極と、該フ
ローティングゲート電極上に層間容量膜を介して形成さ
れたコントロールゲート電極とを有する不揮発性半導体
記憶装置の製造方法において、上記半導体基板と上記ト
ンネル絶縁膜との界面、該トンネル絶縁膜と上記フロー
ティングゲート電極との界面、該フローティングゲート
電極と上記層間絶縁膜との界面、該層間絶縁膜と上記コ
ントロールゲート電極との界面のうち、少なくとも一の
界面に窒素を介在させることを特徴とするものである。
【００１７】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と、該フローティン
グゲート電極上に層間容量膜を介して形成されたコント
ロールゲート電極とを有する不揮発性半導体記憶装置の
製造方法において、上記トンネル絶縁膜を窒素を含む雰
囲気中で形成し、上記トンネル酸化膜と上記半導体基板
との界面に窒素を介在させることを特徴とする、不揮発
性半導体記憶装置の製造方法である。
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と、該フローティン
グゲート電極上に層間容量膜を介して形成されたコント
ロールゲート電極とを有する不揮発性半導体記憶装置の
製造方法において、上記トンネル絶縁膜を窒素を含む雰
囲気中で形成し、上記トンネル酸化膜と上記半導体基板
との界面に窒素を介在させることを特徴とする、不揮発
性半導体記憶装置の製造方法である。
【００１８】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と該フローティング
ゲート電極上に層間容量膜を介して形成されたコントロ
ールゲート電極を有する不揮発性半導体記憶装置の製造
方法において、上記トンネル絶縁膜及び上記フローティ
ングゲート電極を順次形成し、その後、該フローティン
グゲート電極に窒素を注入し、その後、フローティング
ゲート電極上に上記層間容量膜を堆積させ、熱処理を行
うことにより、上記トンネル酸化膜と上記フローティン
グゲート電極との界面及び上記フローティングゲート電
極と上記層間容量膜との界面に窒素を介在させることを
特徴とする、不揮発性半導体記憶装置の製造方法であ
る。
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と該フローティング
ゲート電極上に層間容量膜を介して形成されたコントロ
ールゲート電極を有する不揮発性半導体記憶装置の製造
方法において、上記トンネル絶縁膜及び上記フローティ
ングゲート電極を順次形成し、その後、該フローティン
グゲート電極に窒素を注入し、その後、フローティング
ゲート電極上に上記層間容量膜を堆積させ、熱処理を行
うことにより、上記トンネル酸化膜と上記フローティン
グゲート電極との界面及び上記フローティングゲート電
極と上記層間容量膜との界面に窒素を介在させることを
特徴とする、不揮発性半導体記憶装置の製造方法であ
る。
【００１９】また、本発明の不揮発性半導体記憶装置の
製造方法は、上記トンネル絶縁膜を窒素を含む雰囲気中
で形成し、上記トンネル酸化膜と上記半導体基板との界
面に窒素を介在させることを特徴とする、不揮発性半導
体記憶装置の製造方法である。
製造方法は、上記トンネル絶縁膜を窒素を含む雰囲気中
で形成し、上記トンネル酸化膜と上記半導体基板との界
面に窒素を介在させることを特徴とする、不揮発性半導
体記憶装置の製造方法である。
【００２０】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と該フローティング
ゲート電極上に層間容量膜を介して形成されたコントロ
ールゲート電極を有する不揮発性半導体記憶装置の製造
方法において、上記トンネル絶縁膜、上記フローティン
グゲート電極、上記層間容量膜及びコントロールゲート
を順次形成した後、該コントロールゲートに窒素と注入
し、熱処理を行うことにより、上記コントロールゲート
と上記層間容量膜との界面に窒素を介在させることを特
徴とする、不揮発性半導体記憶装置の製造方法である。
製造方法は、半導体基板上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と該フローティング
ゲート電極上に層間容量膜を介して形成されたコントロ
ールゲート電極を有する不揮発性半導体記憶装置の製造
方法において、上記トンネル絶縁膜、上記フローティン
グゲート電極、上記層間容量膜及びコントロールゲート
を順次形成した後、該コントロールゲートに窒素と注入
し、熱処理を行うことにより、上記コントロールゲート
と上記層間容量膜との界面に窒素を介在させることを特
徴とする、不揮発性半導体記憶装置の製造方法である。
【００２１】また、本発明の不揮発性半導体記憶装置の
製造方法は、上記トンネル絶縁膜を窒素を含む雰囲気中
で形成することによって上記トンネル酸化膜と上記半導
体基板との界面に窒素を介在させる工程と上記フローテ
ィングゲート電極に窒素を注入し、その後、フローティ
ングゲート電極上に上記層間容量膜を堆積させ、熱処理
工程を行うことにより、上記トンネル酸化膜と上記フロ
ーティングゲート電極との界面及び上記フローティング
ゲート電極と上記層間容量膜との界面に窒素を介在させ
る工程との内、いずれか一方又は両方の工程を有するこ
とを特徴とする、不揮発性半導体記憶装置の製造方法で
ある。
製造方法は、上記トンネル絶縁膜を窒素を含む雰囲気中
で形成することによって上記トンネル酸化膜と上記半導
体基板との界面に窒素を介在させる工程と上記フローテ
ィングゲート電極に窒素を注入し、その後、フローティ
ングゲート電極上に上記層間容量膜を堆積させ、熱処理
工程を行うことにより、上記トンネル酸化膜と上記フロ
ーティングゲート電極との界面及び上記フローティング
ゲート電極と上記層間容量膜との界面に窒素を介在させ
る工程との内、いずれか一方又は両方の工程を有するこ
とを特徴とする、不揮発性半導体記憶装置の製造方法で
ある。
【００２２】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明を詳細に説明します。
本発明を詳細に説明します。
【００２３】本発明のメモリセル部の平面図は、図１３
に示すものと同じである。
に示すものと同じである。
【００２４】図１乃至図６は本発明の実施の形態の不揮
発性半導体記憶装置の製造工程を示している。尚、図１
乃至図６において（ａ）は、図７のＸ−Ｘ断面を示し、
同（ｂ）は、図７のＹ−Ｙ断面を示す。
発性半導体記憶装置の製造工程を示している。尚、図１
乃至図６において（ａ）は、図７のＸ−Ｘ断面を示し、
同（ｂ）は、図７のＹ−Ｙ断面を示す。
【００２５】以下、図１乃至図６を用いて、本発明の第
１の実施の形態の不揮発性半導体記憶装置の製造工程を
説明する。
１の実施の形態の不揮発性半導体記憶装置の製造工程を
説明する。
【００２６】まず、Ｐ型半導体基板１上にＬＯＣＯＳ法
により、膜厚が５００ｎｍのシリコン酸化膜からなる素
子分離領域２と活性領域３とを形成する。その後、酸素
雰囲気中、８００〜９００℃で所定の膜厚の熱酸化膜を
形成した後、Ｎ2雰囲気中で、８００〜９００℃の熱処
理を行うことにより、活性領域３上の半導体基板１の表
面に窒素を介在させつつ、膜厚が１０ｎｍ程度のトンネ
ル酸化膜４を形成する。その後、フローティングゲート
電極材料となる、リンが不純物としてドープされた、膜
厚が１００ｎｍ程度の多結晶シリコン膜５を堆積させ
る。
により、膜厚が５００ｎｍのシリコン酸化膜からなる素
子分離領域２と活性領域３とを形成する。その後、酸素
雰囲気中、８００〜９００℃で所定の膜厚の熱酸化膜を
形成した後、Ｎ2雰囲気中で、８００〜９００℃の熱処
理を行うことにより、活性領域３上の半導体基板１の表
面に窒素を介在させつつ、膜厚が１０ｎｍ程度のトンネ
ル酸化膜４を形成する。その後、フローティングゲート
電極材料となる、リンが不純物としてドープされた、膜
厚が１００ｎｍ程度の多結晶シリコン膜５を堆積させ
る。
【００２７】次に、多結晶シリコン膜５に窒素を２０ｋ
ｅＶ、４×１０15ｃｍ-2注入し、図１（ａ）、（ｂ）に
示すように、フォトリソグラフィの手法により、パター
ニングされたレジストＲ１をマスクに、反応性イオンエ
ッチングにより、フローティングゲート電極材料のエッ
チングを行う。
ｅＶ、４×１０15ｃｍ-2注入し、図１（ａ）、（ｂ）に
示すように、フォトリソグラフィの手法により、パター
ニングされたレジストＲ１をマスクに、反応性イオンエ
ッチングにより、フローティングゲート電極材料のエッ
チングを行う。
【００２８】次に、レジストＲ１を除去した後、図２
（ａ）、（ｂ）に示されるように、フローティングゲー
ト電極とコントロールゲート電極との間の層間容量膜と
なるＯＮＯ膜（第１のシリコン酸化膜６（ＳｉＯ2）／
シリコン窒化膜７（ＳｉＮ）／第２のシリコン酸化膜８
（ＳｉＯ2）の３層膜）を形成する。即ち、熱酸化によ
り、トンネル酸化膜４とフローティングゲート電極との
界面及びフローティングゲート電極と第１のシリコン酸
化膜６との界面に窒素を介在させつつ、フローティング
ゲート電極表面に８ｎｍ程度の第１のシリコン酸化膜６
を堆積させる。
（ａ）、（ｂ）に示されるように、フローティングゲー
ト電極とコントロールゲート電極との間の層間容量膜と
なるＯＮＯ膜（第１のシリコン酸化膜６（ＳｉＯ2）／
シリコン窒化膜７（ＳｉＮ）／第２のシリコン酸化膜８
（ＳｉＯ2）の３層膜）を形成する。即ち、熱酸化によ
り、トンネル酸化膜４とフローティングゲート電極との
界面及びフローティングゲート電極と第１のシリコン酸
化膜６との界面に窒素を介在させつつ、フローティング
ゲート電極表面に８ｎｍ程度の第１のシリコン酸化膜６
を堆積させる。
【００２９】次に、ＣＶＤ法により膜厚が２０ｎｍ程度
のシリコン窒化膜７を、更に、膜厚が８ｎｍ程度の第２
のシリコン酸化膜８を順次形成する。このＯＮＯ膜形成
後、コントロールゲート電極材料となる、膜厚が１００
ｎｍ程度のポリサイド膜９を堆積させる。
のシリコン窒化膜７を、更に、膜厚が８ｎｍ程度の第２
のシリコン酸化膜８を順次形成する。このＯＮＯ膜形成
後、コントロールゲート電極材料となる、膜厚が１００
ｎｍ程度のポリサイド膜９を堆積させる。
【００３０】次に、図３（ａ）、（ｂ）に示すように、
ポリサイド膜９に窒素を２０ｋｅＶ、４×１０15ｃｍ-2
でイオン注入し、熱処理を窒素雰囲気中で、８００〜９
００℃で３０分を行い、ポリサイド膜９とＯＮＯ膜の第
２のシリコン酸化膜８との界面に窒素を介在させる。
ポリサイド膜９に窒素を２０ｋｅＶ、４×１０15ｃｍ-2
でイオン注入し、熱処理を窒素雰囲気中で、８００〜９
００℃で３０分を行い、ポリサイド膜９とＯＮＯ膜の第
２のシリコン酸化膜８との界面に窒素を介在させる。
【００３１】その後、図４（ａ）、（ｂ）に示すよう
に、フォトリソグラフィの手法により、パターニングさ
れたレジストＲ２をマスクに反応性イオンエッチングに
より、コントロールゲート電極及びフローティングゲー
ト電極を形成する。即ち、コントロールゲート電極とな
るポリサイド膜９、ＯＮＯ膜及びフローティングゲート
電極材料である多結晶シリコン膜５を順次エッチングし
て除去する。
に、フォトリソグラフィの手法により、パターニングさ
れたレジストＲ２をマスクに反応性イオンエッチングに
より、コントロールゲート電極及びフローティングゲー
ト電極を形成する。即ち、コントロールゲート電極とな
るポリサイド膜９、ＯＮＯ膜及びフローティングゲート
電極材料である多結晶シリコン膜５を順次エッチングし
て除去する。
【００３２】次に、レジストＲ２を除去した後、図５
（ａ）、（ｂ）に示すように、コントロールゲート電極
の加工の際にフローティングゲート電極材料である多結
晶シリコン膜５の側面が露出するため、熱酸化膜１０で
該側面を覆う。
（ａ）、（ｂ）に示すように、コントロールゲート電極
の加工の際にフローティングゲート電極材料である多結
晶シリコン膜５の側面が露出するため、熱酸化膜１０で
該側面を覆う。
【００３３】次に、コントロールゲート電極をマスクと
して、ソース／ドレイン領域１１となる不純物の注入を
行った後、層間絶縁膜１２を堆積させる。
して、ソース／ドレイン領域１１となる不純物の注入を
行った後、層間絶縁膜１２を堆積させる。
【００３４】以上、本発明の第１の実施の形態について
説明したが、ＯＮＯ膜の第１の酸化膜形成前に、熱処理
を行い、多結晶シリコン膜５表面に窒素を介在させても
かまわない。また、Ｎ2Ｏ酸化の代わりに、アンモニア
雰囲気中で酸化を行ってもよい。
説明したが、ＯＮＯ膜の第１の酸化膜形成前に、熱処理
を行い、多結晶シリコン膜５表面に窒素を介在させても
かまわない。また、Ｎ2Ｏ酸化の代わりに、アンモニア
雰囲気中で酸化を行ってもよい。
【００３５】次に、層間容量膜の下層膜をＮ2Ｏ酸化法
を用いて形成する、本発明の第２の実施の形態の不揮発
性半導体記憶装置の製造工程を説明する。
を用いて形成する、本発明の第２の実施の形態の不揮発
性半導体記憶装置の製造工程を説明する。
【００３６】まず、第１の実施の形態と同様に、Ｐ型半
導体基板１上にＬＯＣＯＳ法により、膜厚が５００ｎｍ
のシリコン酸化膜からなる素子分離領域２と活性領域３
とを形成する。その後、Ｎ2Ｏ雰囲気中で酸化を行うこ
とにより、活性領域３上の半導体基板１の表面に窒素を
介在させつつ、膜厚が１０ｎｍ程度のトンネル酸化膜４
を形成する。
導体基板１上にＬＯＣＯＳ法により、膜厚が５００ｎｍ
のシリコン酸化膜からなる素子分離領域２と活性領域３
とを形成する。その後、Ｎ2Ｏ雰囲気中で酸化を行うこ
とにより、活性領域３上の半導体基板１の表面に窒素を
介在させつつ、膜厚が１０ｎｍ程度のトンネル酸化膜４
を形成する。
【００３７】次に、フローティングゲート電極材料とな
る、リンが不純物としてドープされた、膜厚が１００ｎ
ｍ程度の多結晶シリコン膜５を堆積させる。多結晶シリ
コン膜５に窒素を２０ｋｅＶ、４×１０15ｃｍ-2注入
し、図１（ａ）、（ｂ）に示すように、フォトリソグラ
フィの手法により、パターニングされたレジストＲ１を
マスクに、反応性イオンエッチングにより、フローティ
ングゲート電極材料のエッチングを行う。
る、リンが不純物としてドープされた、膜厚が１００ｎ
ｍ程度の多結晶シリコン膜５を堆積させる。多結晶シリ
コン膜５に窒素を２０ｋｅＶ、４×１０15ｃｍ-2注入
し、図１（ａ）、（ｂ）に示すように、フォトリソグラ
フィの手法により、パターニングされたレジストＲ１を
マスクに、反応性イオンエッチングにより、フローティ
ングゲート電極材料のエッチングを行う。
【００３８】次に、図２（ａ）、（ｂ）に示すように、
ＯＮＯ膜を形成する。即ち、公知のＮ2Ｏ酸化法、例え
ば、酸素雰囲気中で８００〜９００℃の熱酸化を行った
後、窒素雰囲気中で、８００〜９００℃のアニール処理
を行うことにより、フローティングゲートと層間容量膜
の下層の第１のシリコン酸化膜６との界面に窒素を介在
させつつ、フローティングゲート表面に膜厚が８ｎｍ程
度の第１のシリコン酸化膜６を形成した後、ＣＶＤ法に
より、厚さが２０ｎｍ程度のシリコン窒化膜７、更に膜
厚が８ｎｍ程度の第２のシリコン酸化膜８を順次堆積さ
せる。以下、層間絶縁膜１２の形成まで、上述の第１の
実施の形態と同様である。
ＯＮＯ膜を形成する。即ち、公知のＮ2Ｏ酸化法、例え
ば、酸素雰囲気中で８００〜９００℃の熱酸化を行った
後、窒素雰囲気中で、８００〜９００℃のアニール処理
を行うことにより、フローティングゲートと層間容量膜
の下層の第１のシリコン酸化膜６との界面に窒素を介在
させつつ、フローティングゲート表面に膜厚が８ｎｍ程
度の第１のシリコン酸化膜６を形成した後、ＣＶＤ法に
より、厚さが２０ｎｍ程度のシリコン窒化膜７、更に膜
厚が８ｎｍ程度の第２のシリコン酸化膜８を順次堆積さ
せる。以下、層間絶縁膜１２の形成まで、上述の第１の
実施の形態と同様である。
【００３９】以上、第２の実施の形態においても、Ｎ2
Ｏ酸化の代わりに、アンモニア雰囲気中での酸化を用い
てもよい。また、第１及び第２の実施の形態において、
４カ所の界面に窒素を介在される工程を記載したが、ト
ンネル酸化膜だけ、又は層間容量膜だけに窒素を介在さ
せてもよい。
Ｏ酸化の代わりに、アンモニア雰囲気中での酸化を用い
てもよい。また、第１及び第２の実施の形態において、
４カ所の界面に窒素を介在される工程を記載したが、ト
ンネル酸化膜だけ、又は層間容量膜だけに窒素を介在さ
せてもよい。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、従来の製造方法に比べ、半導体基板
とトンネル酸化膜との界面、トンネル酸化膜とフローテ
ィングゲートとの界面、フローティングゲート電極と層
間容量膜との界面又は／及び層間容量膜とコントロール
ゲート電極との界面の酸化が抑えられる。その結果、層
間容量膜の部分的な厚膜化が避けられ、カップリング比
が増大し、フローティングゲート電極への書き込みやフ
ローティングゲート電極からの消去が高効率で行える。
用いることにより、従来の製造方法に比べ、半導体基板
とトンネル酸化膜との界面、トンネル酸化膜とフローテ
ィングゲートとの界面、フローティングゲート電極と層
間容量膜との界面又は／及び層間容量膜とコントロール
ゲート電極との界面の酸化が抑えられる。その結果、層
間容量膜の部分的な厚膜化が避けられ、カップリング比
が増大し、フローティングゲート電極への書き込みやフ
ローティングゲート電極からの消去が高効率で行える。
【００４１】また、トンネル絶縁膜と半導体基板及びフ
ローティングゲート電極との界面に窒素を介在させるこ
とで、トンネル絶縁膜の拡散層とフローティングゲート
電極とのオーバーラップ部分の厚膜化が避けられ、書き
込み或いは消去効率の低下を抑制できる。
ローティングゲート電極との界面に窒素を介在させるこ
とで、トンネル絶縁膜の拡散層とフローティングゲート
電極とのオーバーラップ部分の厚膜化が避けられ、書き
込み或いは消去効率の低下を抑制できる。
【００４２】また、熱処理によるトンネル絶縁膜或いは
層間容量膜の膜厚への影響が小さくなり、トンネル絶縁
膜及び層間容量膜の実効膜厚のばらつきが抑えられ、書
き込み及び消去のばらつきが従来に比べて小さくなる。
層間容量膜の膜厚への影響が小さくなり、トンネル絶縁
膜及び層間容量膜の実効膜厚のばらつきが抑えられ、書
き込み及び消去のばらつきが従来に比べて小さくなる。
【００４３】更に、素子の微細化が進むにつれて、従来
のトンネル絶縁膜及びＯＮＯ膜では部分的な厚膜化によ
る実効膜厚の増加が顕著になるため、本発明による効果
は大きい。
のトンネル絶縁膜及びＯＮＯ膜では部分的な厚膜化によ
る実効膜厚の増加が顕著になるため、本発明による効果
は大きい。
【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図２】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図３】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図４】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図５】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図６】本発明の第１の実施の形態の不揮発性半導体記
憶装置の製造工程の要部断面図である。
憶装置の製造工程の要部断面図である。
【図７】不揮発性半導体記憶装置のメモリセル部の平面
図である。
図である。
【図８】従来技術の不揮発性半導体記憶装置の製造工程
の要部断面図である。
の要部断面図である。
【図９】従来技術の不揮発性半導体記憶装置の製造工程
の要部断面図である。
の要部断面図である。
【図１０】従来技術の不揮発性半導体記憶装置の製造工
程の要部断面図である。
程の要部断面図である。
【図１１】従来技術の不揮発性半導体記憶装置の製造工
程の要部断面図である。
程の要部断面図である。
【図１２】従来技術の不揮発性半導体記憶装置の製造工
程の要部断面図である。
程の要部断面図である。
１ Ｐ型半導体基板 ２ 素子分離絶縁膜 ３ 活性領域 ４ トンネル酸化膜 ５ 多結晶シリコン膜 ６ 第１のシリコン酸化膜 ７ シリコン窒化膜 ８ 第２のシリコン酸化膜 ９ ポリサイド膜 １０ 熱酸化膜 １１ ソース／ドレイン領域 １２ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−134936（ＪＰ，Ａ) 特開 平８−250610（ＪＰ，Ａ) 特開 平８−264667（ＪＰ，Ａ) 特開 平８−153814（ＪＰ，Ａ) 特開 平７−193059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 半導体基板上にトンネル絶縁膜を介して
形成されたフローティングゲート電極と、該フローティ
ングゲート電極上に層間容量膜を介して形成されたコン
トロールゲート電極とを有する不揮発性半導体記憶装置
の製造方法において、 上記トンネル絶縁膜、上記フローティングゲート電極、
上記層間容量膜及びコントロールゲート電極を順次形成
した後、該コントロールゲート電極に窒素を注入し、熱
処理を行うことにより、上記コントロールゲート電極と
上記層間容量膜との界面に窒素を介在させることを特徴
とする、不揮発性半導体記憶装置の製造方法。 - 【請求項２】上記トンネル絶縁膜を窒素を含む雰囲気中
で形成することによって上記トンネル酸化膜と上記半導
体基板との界面に窒素を介在させる工程と上記フローテ
ィングゲート電極に窒素を注入し、その後、フローティ
ングゲート電極上に上記層間容量膜を堆積させ、熱処理
工程を行うことにより、上記トンネル酸化膜と上記フロ
ーティングゲート電極との界面及び上記フローティング
ゲート電極と上記層間容量膜との界面に窒素を介在させ
る工程との内、いずれか一方又は両方の工程を有するこ
とを特徴とする、請求項１記載の不揮発性半導体記憶装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31576996A JP3312102B2 (ja) | 1996-11-27 | 1996-11-27 | 不揮発性半導体記憶装置の製造方法 |
| US08/974,158 US6069041A (en) | 1996-11-27 | 1997-11-19 | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31576996A JP3312102B2 (ja) | 1996-11-27 | 1996-11-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163348A JPH10163348A (ja) | 1998-06-19 |
| JP3312102B2 true JP3312102B2 (ja) | 2002-08-05 |
Family
ID=18069332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31576996A Expired - Fee Related JP3312102B2 (ja) | 1996-11-27 | 1996-11-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069041A (ja) |
| JP (1) | JP3312102B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110010628A (ko) | 2008-05-09 | 2011-02-01 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6989319B1 (en) * | 1998-08-28 | 2006-01-24 | Advanced Micro Devices, Inc. | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices |
| DE19857038A1 (de) * | 1998-12-10 | 2000-06-29 | Siemens Ag | FEMFET-Vorrichtung und Verfahren zu deren Herstellung |
| KR100505449B1 (ko) * | 1998-12-24 | 2005-10-14 | 주식회사 하이닉스반도체 | 반도체 소자의 폴리사이드 게이트 전극 형성방법 |
| US6255169B1 (en) * | 1999-02-22 | 2001-07-03 | Advanced Micro Devices, Inc. | Process for fabricating a high-endurance non-volatile memory device |
| JP2001015748A (ja) | 1999-07-01 | 2001-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6319775B1 (en) * | 1999-10-25 | 2001-11-20 | Advanced Micro Devices, Inc. | Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device |
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| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
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