JPS59206894A - 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ - Google Patents
電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサInfo
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- JPS59206894A JPS59206894A JP58081492A JP8149283A JPS59206894A JP S59206894 A JPS59206894 A JP S59206894A JP 58081492 A JP58081492 A JP 58081492A JP 8149283 A JP8149283 A JP 8149283A JP S59206894 A JPS59206894 A JP S59206894A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子楽器のためのシークエンサに係わり、
より詳細には、再生モードのシーク工ンサが、メモリ等
のキーイベントデータ記憶手段から、一連のキーイベン
トデータを含む記憶データの各々を逐次読み出すべ（、
該記憶手段のアドレスを、先頭アドレスから最終アドレ
スまで順次に指定する際に、該先頭アドレスから最終ア
ドレスに至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもって三つの再生ア
ドレス領域に区分し、区分された三つの再生アドレス領
域のうちの、任意の一つの再生アドレス領域に含まれる
各アドレスを循環的に指定することにより、該区分され
た三つの再生アドレス領域の各々について、該領域に記
憶されている、キーイベントデータを含む記憶データで
表わされる楽音のリピート演奏を可能としたシークエン
サの改良に関するものであり、更に、この発明に牽連す
る第二の発明は、再生モードにて、キーイベントデータ
を含む記憶データを読み出すべ（、現に、指定されてい
る、キーイベントデータ記憶手段のアドレスと、上記二
つのマークアドレスとの位置関係を表示可能としたシー
クエンサの改良に関するものである。
より詳細には、再生モードのシーク工ンサが、メモリ等
のキーイベントデータ記憶手段から、一連のキーイベン
トデータを含む記憶データの各々を逐次読み出すべ（、
該記憶手段のアドレスを、先頭アドレスから最終アドレ
スまで順次に指定する際に、該先頭アドレスから最終ア
ドレスに至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもって三つの再生ア
ドレス領域に区分し、区分された三つの再生アドレス領
域のうちの、任意の一つの再生アドレス領域に含まれる
各アドレスを循環的に指定することにより、該区分され
た三つの再生アドレス領域の各々について、該領域に記
憶されている、キーイベントデータを含む記憶データで
表わされる楽音のリピート演奏を可能としたシークエン
サの改良に関するものであり、更に、この発明に牽連す
る第二の発明は、再生モードにて、キーイベントデータ
を含む記憶データを読み出すべ（、現に、指定されてい
る、キーイベントデータ記憶手段のアドレスと、上記二
つのマークアドレスとの位置関係を表示可能としたシー
クエンサの改良に関するものである。
第１図に示されるように、この発明の対象であるシーク
エンサ２は、典型的には、鍵盤装置１と音源装置３との
間に接続されるものであって、該シークエンサには、押
されたキーに対応して鍵盤装置１から入力される一連の
データ、より詳細には、第２図に示されるように、押鍵
あるいは離鍵状態への移行をｒｌ」ｒＯ」符号で表わす
ステータスと、押されたキーの音高に対応する数値を２
進符号で表わして成るキーコードと、更に、必要に応じ
て、押鍵速度に対応する数値を２進符号で表わして成る
ダイナミックコード（第２図では省略）を付加して、一
つのキーイベント（特定のキーについての押鍵あるいは
離鍵の発生）を表現できるように構成されたキーイベン
トデータが供給される。
エンサ２は、典型的には、鍵盤装置１と音源装置３との
間に接続されるものであって、該シークエンサには、押
されたキーに対応して鍵盤装置１から入力される一連の
データ、より詳細には、第２図に示されるように、押鍵
あるいは離鍵状態への移行をｒｌ」ｒＯ」符号で表わす
ステータスと、押されたキーの音高に対応する数値を２
進符号で表わして成るキーコードと、更に、必要に応じ
て、押鍵速度に対応する数値を２進符号で表わして成る
ダイナミックコード（第２図では省略）を付加して、一
つのキーイベント（特定のキーについての押鍵あるいは
離鍵の発生）を表現できるように構成されたキーイベン
トデータが供給される。
該一連のキーイベントデータを受けて、シークエンサ２
は、記憶モードでは、後続する次のキーイベントまでに
経過した時間を計測して、その計測値を２進符号で表わ
して成るイベント間隔コードを各キーイベントデータご
とに付加して、記憶データを形成しながら、これを順次
にキーイベントデータ記憶手段に記憶して行き、一方、
再生モードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が経過す
るたびに、記憶データを順次に該記憶手段から読み出し
て、ステータスとキーコードの部分（ダイナミックコー
ドが（７） 付加されている場合には、該コードも）を順次に出力す
る（以下、再生歩進という）ものである。
は、記憶モードでは、後続する次のキーイベントまでに
経過した時間を計測して、その計測値を２進符号で表わ
して成るイベント間隔コードを各キーイベントデータご
とに付加して、記憶データを形成しながら、これを順次
にキーイベントデータ記憶手段に記憶して行き、一方、
再生モードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が経過す
るたびに、記憶データを順次に該記憶手段から読み出し
て、ステータスとキーコードの部分（ダイナミックコー
ドが（７） 付加されている場合には、該コードも）を順次に出力す
る（以下、再生歩進という）ものである。
第１図中、後続する音源装置３は、シークエンサ２から
キーイベントデータの供給を受けて、該コードにより指
定される音高（ダイナミックコードが付加されている場
合には音量も）の楽音信号を該データの供給時点ごとに
、スピーカ等の発音体４に対して供給開始し、あるいは
供給停止し、これにより、該発音体から楽音による音楽
表現を得るものである。
キーイベントデータの供給を受けて、該コードにより指
定される音高（ダイナミックコードが付加されている場
合には音量も）の楽音信号を該データの供給時点ごとに
、スピーカ等の発音体４に対して供給開始し、あるいは
供給停止し、これにより、該発音体から楽音による音楽
表現を得るものである。
かかる従前のシークエンサに関しては、再生歩進が、最
終アドレスまで到達した時点、あるいは、先頭アドレス
から最終アドレスに至る全再生アドレス領域内に任意に
設定された唯一のマークアドレスまで到達した時点で、
循環的に先頭アドレスを指定することにより、リピート
演奏を可能とするものが知られてはいるものの、そのリ
ピート演奏は、全再生アドレス領域に記憶されている記
憶データで表わされる楽音、あ（８） るいは、先頭アドレスから唯一のマークアドレス間の再
生アドレス領域に記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであったので、全再
生アドレス領域中で、任意の位置を占め、かつ、任意の
長さを有する再生アドレス領域、換言すれば、その先端
と後端が、それぞれ、全再生アドレス領域中で任意に設
定される再生アドレス領域に記憶されている記憶データ
で表わされる楽音をリピート演奏することはできなかっ
た。
終アドレスまで到達した時点、あるいは、先頭アドレス
から最終アドレスに至る全再生アドレス領域内に任意に
設定された唯一のマークアドレスまで到達した時点で、
循環的に先頭アドレスを指定することにより、リピート
演奏を可能とするものが知られてはいるものの、そのリ
ピート演奏は、全再生アドレス領域に記憶されている記
憶データで表わされる楽音、あ（８） るいは、先頭アドレスから唯一のマークアドレス間の再
生アドレス領域に記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであったので、全再
生アドレス領域中で、任意の位置を占め、かつ、任意の
長さを有する再生アドレス領域、換言すれば、その先端
と後端が、それぞれ、全再生アドレス領域中で任意に設
定される再生アドレス領域に記憶されている記憶データ
で表わされる楽音をリピート演奏することはできなかっ
た。
而して、従来のシークエンサでは、リピート演奏に関す
る再生アドレス領域が、上述のように、相当に制約され
ていたので、修正処理に際しての確認作業に不自由を来
たしたり、演奏に際してのリフ（同じフレーズを繰り返
して演奏する技法）の表現に多大の使用アドレスを割か
なければならないという欠点があった。
る再生アドレス領域が、上述のように、相当に制約され
ていたので、修正処理に際しての確認作業に不自由を来
たしたり、演奏に際してのリフ（同じフレーズを繰り返
して演奏する技法）の表現に多大の使用アドレスを割か
なければならないという欠点があった。
この発明の目的は、上記従来技術に基づく、電子楽器の
ためのシークエンサのリピート演奏上の制約による修正
確認作業の不自由さ等の問照点に鑑み、全再生アドレス
領域を、独立した任意の二つのマークアドレスでもって
三つの再生アドレス領域に区分し、区分された各再生ア
ドレス領域内のアドレスを循環的に順次に指定し、もっ
て、三つに区分された各再生アドレス領域内に記憶され
ている記憶データで表わされる楽音を、それぞれ、リピ
ート演奏可能とすることにより、上記欠点を除去し、修
正処理後の確認作業に際しても、リピート演奏上、何ら
の不自由を被ることがなく、更には、リフ演奏に際して
も、再生アドレス領域の位置に係わりなり、リフの１フ
レ一ズ分だけの使用アドレスを割けば足りるという優れ
た電子楽器のためのシークエンサを提供せんとするもの
である。
ためのシークエンサのリピート演奏上の制約による修正
確認作業の不自由さ等の問照点に鑑み、全再生アドレス
領域を、独立した任意の二つのマークアドレスでもって
三つの再生アドレス領域に区分し、区分された各再生ア
ドレス領域内のアドレスを循環的に順次に指定し、もっ
て、三つに区分された各再生アドレス領域内に記憶され
ている記憶データで表わされる楽音を、それぞれ、リピ
ート演奏可能とすることにより、上記欠点を除去し、修
正処理後の確認作業に際しても、リピート演奏上、何ら
の不自由を被ることがなく、更には、リフ演奏に際して
も、再生アドレス領域の位置に係わりなり、リフの１フ
レ一ズ分だけの使用アドレスを割けば足りるという優れ
た電子楽器のためのシークエンサを提供せんとするもの
である。
上記目的に沿うこの発明の構成は、第３図の機能ブロッ
ク図に示されるように、先ず、マークアドレスの設定に
際しては、任意の異る時点で、二つのマークアドレス設
定信号Ｓ１が供給されると、マークアドレス割り当て手
段Ａは、キーイベントデータ記憶手段Ｍが再生モードで
あるか否かを問わず、歩進中のアドレス指定手段ＲＸに
より指定される該記憶手段ＭのアドレスＸを読んで、該
マークアドレス設定信号Ｓ１の二つの供給時点での、二
つのアドレスＸのうち、小さい方を、第一のマークアド
レスＸ＋ｎｌとして、第一のマークアドレス記憶手段Ｍ
１に割り当てて、これを記憶させ、該二つのアドレスＸ
のうち、大きい方を、第二のマークアドレスＸ＋ｎ２と
して、第二のマークアドレス記憶手段Ｍ２に割り当てて
、これを記憶させ、一方、これに続く、リピート演奏に
際しては、リピート指令信号Ｓ２の供給を受けている期
間内に限り、リピート演奏制御手段Ｂは、再生モードの
キーイベントデータ記憶手段Ｍから一連の記憶データを
読み出すべく、再生歩進中のアドレス指定手段ＲＸによ
り指定される該記憶手段ＭのアドレスＸを、第一のマー
クアドレス記憶手段Ｍ工からの第一のマークアドレスＸ
Ｉ旧と、第二のマークアドレス記憶手段Ｍ２からの第二
のマークアドレスＸ＋ｎ ２の各々に対して比較し、該
アドレスＸが第一の（１１） マークアドレスＸ１旧に到達したことを判別したときは
、該アドレスＸを先頭アドレスＸｏに戻し、該アドレス
Ｘが第二のマークアドレス、Ｘ＋ｎ２に到達したことを
判別したときは、該アドレスＸを第一のマークアドレス
Ｘ＋ｎｔに戻し、更に、該アドレスＸが最終アドレスＸ
＋ｎａｘに到達したことを判別したときは、該アドレス
Ｘを第二のマークアドレス）（＋ｎ２に戻すようにした
ことを要旨とするものであり、更に、この発明に奉迎す
る第二の発明の構成は、上記この発明の構成に、第一、
第二のマーク表示制御手段Ｃ１、Ｃ２と、マーク表示手
段ＤＩＳとを付設して、第一のマーク表示制御手段Ｃ１
は、アドレス指定手段几Ｘにより指定されるアドレスＸ
が第一のマークアドレスＸ１旧１以下であることを判別
したときは、第一マーク下領域表示信号Ｓ３を出力し、
同様に、該アドレスＸが第一のマークアドレスＸ１旧８
等値、該アドレスＸ１旧以上であることを、それぞれ、
判別したときは、第一マーク通過表示信号Ｓ４、第一マ
ーク上領域表示信号Ｓ５を、それぞれ、出（１２） 力し、第二のマーク表示制御手段Ｃ２は、該アドレスＸ
が第二のマークアドレスＸｍ２以下、該アドレスＸＩＯ
２と等値、該アドレスＸ＋ｒ＋＋以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下領域表
示信号Ｓ６、第二マークアドレス通過表示信号ＳＴ、第
二マークアドレス上領域表示信号Ｓ８を、それぞれ、出
力し、上記表示信号８３〜Ｓ８に応答して、マーク表示
手段ＤＩ８は、該表示信号のうち、表示信号Ｓ３、Ｓ４
、Ｓ５の各々に対応する三つの状態を、第一のマーク表
示素子ＤＭＩにて表示し、該表示信号のうち、表示信号
８Ｂ 、８７ 、８８の各々に対応する三つの状態を、
第二のマーク表示素子ＤＭ２にて表示するようにしたこ
とを要旨とするものである。
ク図に示されるように、先ず、マークアドレスの設定に
際しては、任意の異る時点で、二つのマークアドレス設
定信号Ｓ１が供給されると、マークアドレス割り当て手
段Ａは、キーイベントデータ記憶手段Ｍが再生モードで
あるか否かを問わず、歩進中のアドレス指定手段ＲＸに
より指定される該記憶手段ＭのアドレスＸを読んで、該
マークアドレス設定信号Ｓ１の二つの供給時点での、二
つのアドレスＸのうち、小さい方を、第一のマークアド
レスＸ＋ｎｌとして、第一のマークアドレス記憶手段Ｍ
１に割り当てて、これを記憶させ、該二つのアドレスＸ
のうち、大きい方を、第二のマークアドレスＸ＋ｎ２と
して、第二のマークアドレス記憶手段Ｍ２に割り当てて
、これを記憶させ、一方、これに続く、リピート演奏に
際しては、リピート指令信号Ｓ２の供給を受けている期
間内に限り、リピート演奏制御手段Ｂは、再生モードの
キーイベントデータ記憶手段Ｍから一連の記憶データを
読み出すべく、再生歩進中のアドレス指定手段ＲＸによ
り指定される該記憶手段ＭのアドレスＸを、第一のマー
クアドレス記憶手段Ｍ工からの第一のマークアドレスＸ
Ｉ旧と、第二のマークアドレス記憶手段Ｍ２からの第二
のマークアドレスＸ＋ｎ ２の各々に対して比較し、該
アドレスＸが第一の（１１） マークアドレスＸ１旧に到達したことを判別したときは
、該アドレスＸを先頭アドレスＸｏに戻し、該アドレス
Ｘが第二のマークアドレス、Ｘ＋ｎ２に到達したことを
判別したときは、該アドレスＸを第一のマークアドレス
Ｘ＋ｎｔに戻し、更に、該アドレスＸが最終アドレスＸ
＋ｎａｘに到達したことを判別したときは、該アドレス
Ｘを第二のマークアドレス）（＋ｎ２に戻すようにした
ことを要旨とするものであり、更に、この発明に奉迎す
る第二の発明の構成は、上記この発明の構成に、第一、
第二のマーク表示制御手段Ｃ１、Ｃ２と、マーク表示手
段ＤＩＳとを付設して、第一のマーク表示制御手段Ｃ１
は、アドレス指定手段几Ｘにより指定されるアドレスＸ
が第一のマークアドレスＸ１旧１以下であることを判別
したときは、第一マーク下領域表示信号Ｓ３を出力し、
同様に、該アドレスＸが第一のマークアドレスＸ１旧８
等値、該アドレスＸ１旧以上であることを、それぞれ、
判別したときは、第一マーク通過表示信号Ｓ４、第一マ
ーク上領域表示信号Ｓ５を、それぞれ、出（１２） 力し、第二のマーク表示制御手段Ｃ２は、該アドレスＸ
が第二のマークアドレスＸｍ２以下、該アドレスＸＩＯ
２と等値、該アドレスＸ＋ｒ＋＋以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下領域表
示信号Ｓ６、第二マークアドレス通過表示信号ＳＴ、第
二マークアドレス上領域表示信号Ｓ８を、それぞれ、出
力し、上記表示信号８３〜Ｓ８に応答して、マーク表示
手段ＤＩ８は、該表示信号のうち、表示信号Ｓ３、Ｓ４
、Ｓ５の各々に対応する三つの状態を、第一のマーク表
示素子ＤＭＩにて表示し、該表示信号のうち、表示信号
８Ｂ 、８７ 、８８の各々に対応する三つの状態を、
第二のマーク表示素子ＤＭ２にて表示するようにしたこ
とを要旨とするものである。
したがって、上記構成のこの発明によれば、先頭アドレ
スＸＯから最終アドレスＸ＋ｎａｘに至る全再生アドレ
ス領域を、該領域中の任意の箇所に互に独立に設定され
る第一のマークアドレスＸＩ旧、及□び、第二のマーク
アドレス）（＋ｎｚでもって、先頭アドレスＸＯから第
一のマークアドレスＸ１旧までの第一の再生アドレス領
域Ｘ１． 第一のマークアドレスＸ１旧から第二のマー
クアドレスＸＩｎ２までの第二の再生アドレス領域Ｘ２
、及び、第二のマークアドレスから最終アドレス）（＋
ｎａｘまでの第三の再生アドレス領域Ｘ３の三つの再生
アドレス領域に区分し、各再生アドレス領域Ｘ１、Ｘ２
、Ｘ３ごとに、その領域に記憶されている記憶データで
表わされる楽音のリピート演奏が可能となるように構成
したことにより、全再生アドレス領域中の任意の区間を
、第一、第二のマークアドレスＸ１旧、Ｘ＋ｎ２で挟む
ようにして、全再生アドレス領域中の任意の位置に、任
意の長さの、第二の再生アドレス領域Ｘ２を設定して、
該領域Ｘ２についてのリピート演奏が可能となるばかり
か、先頭アドレスＸＯから第一のマークアドレスＸ＋旧
までの、任意の長さに設定された第一の再生アドレス領
域Ｘ１、更には、第二のマークアドレスＸｍ２から最終
アドレスＸＩｎａＸまでの、任意の長さに設定された第
三の再生アドレス領ＭＸ３についてのリピート演奏も可
能となるので、先の演奏により、すでに、キーイベント
データ記憶手段Ｍに記憶されている一連の記憶データの
うちの任意の部分を該記憶手段Ｍから繰り返して読み出
すことが有効である、修正処理後の確認作業や、リフ演
奏に際しては、第一、第二のマークアドレスＸ１旧、Ｘ
＋１１２を適切に設定すれば、一連の記憶データのうち
、繰り返して読み出されるべき任意の部分のアドレスを
、極めて容易に、第一、第二、第三の再生アドレス領域
Ｘ１、Ｘ２ 、Ｘ３のいずれかの中に取り込んで、その
部分を含む記憶データ群について、局所的にリピート演
奏を行うことができ、もって、従来装置におけるリピー
ト演奏上の一切の制約から完全に解放され、作業上の不
自由さや、使用アドレスの増大を回避できるという優れ
た効果がある。
スＸＯから最終アドレスＸ＋ｎａｘに至る全再生アドレ
ス領域を、該領域中の任意の箇所に互に独立に設定され
る第一のマークアドレスＸＩ旧、及□び、第二のマーク
アドレス）（＋ｎｚでもって、先頭アドレスＸＯから第
一のマークアドレスＸ１旧までの第一の再生アドレス領
域Ｘ１． 第一のマークアドレスＸ１旧から第二のマー
クアドレスＸＩｎ２までの第二の再生アドレス領域Ｘ２
、及び、第二のマークアドレスから最終アドレス）（＋
ｎａｘまでの第三の再生アドレス領域Ｘ３の三つの再生
アドレス領域に区分し、各再生アドレス領域Ｘ１、Ｘ２
、Ｘ３ごとに、その領域に記憶されている記憶データで
表わされる楽音のリピート演奏が可能となるように構成
したことにより、全再生アドレス領域中の任意の区間を
、第一、第二のマークアドレスＸ１旧、Ｘ＋ｎ２で挟む
ようにして、全再生アドレス領域中の任意の位置に、任
意の長さの、第二の再生アドレス領域Ｘ２を設定して、
該領域Ｘ２についてのリピート演奏が可能となるばかり
か、先頭アドレスＸＯから第一のマークアドレスＸ＋旧
までの、任意の長さに設定された第一の再生アドレス領
域Ｘ１、更には、第二のマークアドレスＸｍ２から最終
アドレスＸＩｎａＸまでの、任意の長さに設定された第
三の再生アドレス領ＭＸ３についてのリピート演奏も可
能となるので、先の演奏により、すでに、キーイベント
データ記憶手段Ｍに記憶されている一連の記憶データの
うちの任意の部分を該記憶手段Ｍから繰り返して読み出
すことが有効である、修正処理後の確認作業や、リフ演
奏に際しては、第一、第二のマークアドレスＸ１旧、Ｘ
＋１１２を適切に設定すれば、一連の記憶データのうち
、繰り返して読み出されるべき任意の部分のアドレスを
、極めて容易に、第一、第二、第三の再生アドレス領域
Ｘ１、Ｘ２ 、Ｘ３のいずれかの中に取り込んで、その
部分を含む記憶データ群について、局所的にリピート演
奏を行うことができ、もって、従来装置におけるリピー
ト演奏上の一切の制約から完全に解放され、作業上の不
自由さや、使用アドレスの増大を回避できるという優れ
た効果がある。
加うるに、例えば、第一の再生アドレス領域Ｘ１につい
てのリピート演奏が終了した後、第一のマークアドレス
Ｘ＋旧をクリアすれば、再牛歩進中のアドレス指定手段
ＲＸにより指定される（ １５ ） アドレスＸは、後続の第二の再生アドレス領域Ｘ２へと
前進するので、特定数の小節群を所定回繰り返して演奏
した後、別の小節群の演奏へと前進するような演奏表現
を、極めて小量の使用アドレス数でもって実現できると
いう利点もある。
てのリピート演奏が終了した後、第一のマークアドレス
Ｘ＋旧をクリアすれば、再牛歩進中のアドレス指定手段
ＲＸにより指定される（ １５ ） アドレスＸは、後続の第二の再生アドレス領域Ｘ２へと
前進するので、特定数の小節群を所定回繰り返して演奏
した後、別の小節群の演奏へと前進するような演奏表現
を、極めて小量の使用アドレス数でもって実現できると
いう利点もある。
次いで、この発明に牽連する第二の発明の構成は、この
発明の構成に加えて、歩進中のアドレス指定手段ＲＸに
より指定されるアドレスＸと第一のマークアドレスＸ１
旧との位置関係を、Ｘ＞Ｘ１ｎｔ、Ｘ＝Ｘ＋ｎｌ、Ｘｍ
ｔ＜Ｘの三つの状態に区分して、各状態を第一のマーク
表示素子ＤＭｆにて表示し、該アドレスＸと第二のマー
クアドレスＸ＋ｎ２との位置関係を、上述のアドレスＸ
−第一のマークアドレスＸ１ｎ１間の位置関係とは独立
に、Ｘ ＞ ＸＩｒ＋ｚ、Ｘ ＝ Ｘ 、 Ｘ＋ｎｚ
＜ Ｘ （７）三ツノ状態に区分して、各状態を第二の
マーク表示素子ＤＭ２にて表示するように構成したこと
により、第１０図に示されるように、アドレス指定手段
Ｒ，Ｘにより指定されるアドレスＸと、第一、第二の（
１６） マークアドレスＸ＋ｒ＋＋、Ｘｍ２との位置関係により
区分される五つの状態、即ち、Ｘｏ ＜ Ｘ ＜ Ｘｍ
ｔ、Ｘ ＝ Ｘ＋ｎｘ 、 Ｘ＋ｎｘ＜ Ｘ ＜ Ｘ
＋ｎ２、Ｘ ＝ Ｘ ＋ｎ ２、Ｘｍ２＜Ｘ ＜ Ｘｍ
ａｘを極めて簡潔な構成でもって、手際よ（、判然と表
示できるので、この発明の効果に加えて、装置の操作性
が格段に向上するという優れた効果もある。
発明の構成に加えて、歩進中のアドレス指定手段ＲＸに
より指定されるアドレスＸと第一のマークアドレスＸ１
旧との位置関係を、Ｘ＞Ｘ１ｎｔ、Ｘ＝Ｘ＋ｎｌ、Ｘｍ
ｔ＜Ｘの三つの状態に区分して、各状態を第一のマーク
表示素子ＤＭｆにて表示し、該アドレスＸと第二のマー
クアドレスＸ＋ｎ２との位置関係を、上述のアドレスＸ
−第一のマークアドレスＸ１ｎ１間の位置関係とは独立
に、Ｘ ＞ ＸＩｒ＋ｚ、Ｘ ＝ Ｘ 、 Ｘ＋ｎｚ
＜ Ｘ （７）三ツノ状態に区分して、各状態を第二の
マーク表示素子ＤＭ２にて表示するように構成したこと
により、第１０図に示されるように、アドレス指定手段
Ｒ，Ｘにより指定されるアドレスＸと、第一、第二の（
１６） マークアドレスＸ＋ｒ＋＋、Ｘｍ２との位置関係により
区分される五つの状態、即ち、Ｘｏ ＜ Ｘ ＜ Ｘｍ
ｔ、Ｘ ＝ Ｘ＋ｎｘ 、 Ｘ＋ｎｘ＜ Ｘ ＜ Ｘ
＋ｎ２、Ｘ ＝ Ｘ ＋ｎ ２、Ｘｍ２＜Ｘ ＜ Ｘｍ
ａｘを極めて簡潔な構成でもって、手際よ（、判然と表
示できるので、この発明の効果に加えて、装置の操作性
が格段に向上するという優れた効果もある。
続いて、この発明及びそれに牽連する第二の発明の実施
例について、第４図以下の図面をも参照しつつ説明すれ
ば以下の通りである。
例について、第４図以下の図面をも参照しつつ説明すれ
ば以下の通りである。
第４図に示されるように、シークエンサ２は、マイクロ
プロセッサから成る演算処理部ＣＰＵを含み、該処理部
には、キーイベントデータ記憶手段Ｍを構成するランダ
ムアクセスメモリと、該ランダムアクセスメモリのアド
レスＸを指定するアドレス指定手段ＲＸを構成するアド
レスカウンタと、第一のマークアドレス記憶手段Ｍ１を
構成するレジスタと、第二のマークアドレス記憶手段Ｍ
２を構成するレジスタと、先頭アドレスレジスタＲＸｏ
と、最終アドレスレジスタＲＸ＋ｎａｘとが相互接続さ
れ、その入力ポート側には、マーク設定信号Ｓ１を生成
するマークスイッチＳＷ１と、リピート指令信号Ｓ２を
生成するリピートスイッチＳＷ２と、第一、第二のマー
クアドレス記憶手段Ｍ１、Ｍｌをクリアするためのクリ
アスイッチＳＷ３と、先頭アドレスＸＯ１最終アドレス
）（Ｉｎａｘを設定するための符号設定器ＤＳとが接続
され、更に、その出力ポート側には、マーク表示手段Ｄ
ＩＳが接続され、該表示手段には、アドレスＸと第一の
マークアドレスＸ１旧の位置関係に関する三つの状態を
表示する第一のマーク表示素子１）Ｍｌと、同様に、ア
ドレスＸと第二のマークアドレスＸｍｚのそれを表示す
る第二のマーク表示素子ＤＭ２が設けられる。
プロセッサから成る演算処理部ＣＰＵを含み、該処理部
には、キーイベントデータ記憶手段Ｍを構成するランダ
ムアクセスメモリと、該ランダムアクセスメモリのアド
レスＸを指定するアドレス指定手段ＲＸを構成するアド
レスカウンタと、第一のマークアドレス記憶手段Ｍ１を
構成するレジスタと、第二のマークアドレス記憶手段Ｍ
２を構成するレジスタと、先頭アドレスレジスタＲＸｏ
と、最終アドレスレジスタＲＸ＋ｎａｘとが相互接続さ
れ、その入力ポート側には、マーク設定信号Ｓ１を生成
するマークスイッチＳＷ１と、リピート指令信号Ｓ２を
生成するリピートスイッチＳＷ２と、第一、第二のマー
クアドレス記憶手段Ｍ１、Ｍｌをクリアするためのクリ
アスイッチＳＷ３と、先頭アドレスＸＯ１最終アドレス
）（Ｉｎａｘを設定するための符号設定器ＤＳとが接続
され、更に、その出力ポート側には、マーク表示手段Ｄ
ＩＳが接続され、該表示手段には、アドレスＸと第一の
マークアドレスＸ１旧の位置関係に関する三つの状態を
表示する第一のマーク表示素子１）Ｍｌと、同様に、ア
ドレスＸと第二のマークアドレスＸｍｚのそれを表示す
る第二のマーク表示素子ＤＭ２が設けられる。
なお、該処理部（、’ＰＴＪの入力ポート側に、鍵盤装
置１が、そして、その出力ポ−ト側に、音源装置３が接
続可能である点は従来装置と同様である。
置１が、そして、その出力ポ−ト側に、音源装置３が接
続可能である点は従来装置と同様である。
更に、上記構成中、再生歩進中のアドレス指定手段ＲＸ
により指定可能なキーイベントデータ記憶手段Ｍのアド
レスＸ、即ち、全再生アドレス領域と、前述の符号設定
器ＤＳにて設定され、先頭アドレスレジスターｔ、Ｘｏ
、最終アドレスレジスタＲＸｍａｘに、それぞれ、記憶
される先頭アドレスＸＯ，最終アドレスＸ＋ｎａｘと、
第一のマークアドレス記憶手段Ｍ１に記憶される第一の
マークアドレスＸ＋ｎｌと、第二のマークアドレス記憶
手段Ｍ２に記憶される第二のマークアドレスＸＩｎ２と
の位置関係を示す説明図が第５図である。
により指定可能なキーイベントデータ記憶手段Ｍのアド
レスＸ、即ち、全再生アドレス領域と、前述の符号設定
器ＤＳにて設定され、先頭アドレスレジスターｔ、Ｘｏ
、最終アドレスレジスタＲＸｍａｘに、それぞれ、記憶
される先頭アドレスＸＯ，最終アドレスＸ＋ｎａｘと、
第一のマークアドレス記憶手段Ｍ１に記憶される第一の
マークアドレスＸ＋ｎｌと、第二のマークアドレス記憶
手段Ｍ２に記憶される第二のマークアドレスＸＩｎ２と
の位置関係を示す説明図が第５図である。
なお、同図中、Ｘｌ、Ｘ２、Ｘ３は、それぞれ、第一、
第二、第三の再生アドレス領域を示すものである。
第二、第三の再生アドレス領域を示すものである。
そして、第３図中の、マークアドレス割り当て手段Ａ、
リピート演奏制御手段Ｂ、及び、第ログラムの実行によ
り実現される機能実現手段であって、そのプログラムの
フローチャートが第生図〜第９図に示される。
リピート演奏制御手段Ｂ、及び、第ログラムの実行によ
り実現される機能実現手段であって、そのプログラムの
フローチャートが第生図〜第９図に示される。
かかる構成において、再生演奏に際しては、（１９）
先ず、演算処理部ＣＰＵが作動を開始すると（第６図ａ
）、該処理部ＣＰＵは音楽進行の時間的基準としての演
奏クロックを検出して（第６図ｂ）、該クロックを検出
するたびに、演奏カウンタをデクリメントする（第６図
Ｃ）。
）、該処理部ＣＰＵは音楽進行の時間的基準としての演
奏クロックを検出して（第６図ｂ）、該クロックを検出
するたびに、演奏カウンタをデクリメントする（第６図
Ｃ）。
次いで、該カウンタの内容が０になったか否かを判定し
く第６図ｄ）、その判定結果がＹＥＳとなるまでは、後
に詳述する、後続の処理（第６図Ａ、１３、Ｃ）と併わ
せて、演奏カウンタのデクリメント処理（第６図ｂ−ｄ
）を繰り返し実行する。
く第６図ｄ）、その判定結果がＹＥＳとなるまでは、後
に詳述する、後続の処理（第６図Ａ、１３、Ｃ）と併わ
せて、演奏カウンタのデクリメント処理（第６図ｂ−ｄ
）を繰り返し実行する。
演奏カウンタには、後述の処理（第６図ｆ）で明らかに
なるように、直前のキーイベントデータで特定されるキ
ーイベントからの経過時間を表わすイベント間隔コード
が予めプリセットされているので、上記処理（第６図ｂ
−ｄ）の繰り返し実行により、イベント間隔が形成され
る。
なるように、直前のキーイベントデータで特定されるキ
ーイベントからの経過時間を表わすイベント間隔コード
が予めプリセットされているので、上記処理（第６図ｂ
−ｄ）の繰り返し実行により、イベント間隔が形成され
る。
上記判定結果（第６図ｄ）がＹＥＳになると、キーイベ
ントデータ記憶手段Ｍの、アドレス指（２０） 足手段Ｒ，Ｘにより指定されるアドレスＸから次のキー
イベントデータを含む記憶データを読み出して（第６図
ｅ）、イベント間隔コードの部分を演奏カウンタにプリ
セットして（第６図ｆ）から、アドレス指定手段１１Ｘ
を歩進させて、キーイベントデータ記憶手段Ｍの、次の
アドレスを指定する（第６図ｇ）。
ントデータ記憶手段Ｍの、アドレス指（２０） 足手段Ｒ，Ｘにより指定されるアドレスＸから次のキー
イベントデータを含む記憶データを読み出して（第６図
ｅ）、イベント間隔コードの部分を演奏カウンタにプリ
セットして（第６図ｆ）から、アドレス指定手段１１Ｘ
を歩進させて、キーイベントデータ記憶手段Ｍの、次の
アドレスを指定する（第６図ｇ）。
続いて、演算処理部ＣＰＵは、読み出されたキーイベン
トデータを、後続の装置、典型的には、音源装置３に対
して出力して（第６図ｈ）から、後続の処理（第６図Ａ
、Ｂ、Ｃ）を実行し、更に、かかる再生歩進中のアドレ
ス指定手段ＲＸにより指定されるアドレスＸが、最終ア
ドレスレジスタ１％）Ｑｎａｘに記憶されている最終ア
ドレス）（Ｉｎａｘに到達するまでは（第６図ｇ）、前
述のように、アドレス指定手段ＲＸを歩進させながら（
第６図ｇ）、上記処理（第６図ｂ−４／ｈ、Ａ、Ｂ、Ｃ
，ｙ）を繰り返し実行し、該アドレスＸが最終アドレス
）（Ｉｎａｘに到達したときに停止する（第６図２）。
トデータを、後続の装置、典型的には、音源装置３に対
して出力して（第６図ｈ）から、後続の処理（第６図Ａ
、Ｂ、Ｃ）を実行し、更に、かかる再生歩進中のアドレ
ス指定手段ＲＸにより指定されるアドレスＸが、最終ア
ドレスレジスタ１％）Ｑｎａｘに記憶されている最終ア
ドレス）（Ｉｎａｘに到達するまでは（第６図ｇ）、前
述のように、アドレス指定手段ＲＸを歩進させながら（
第６図ｇ）、上記処理（第６図ｂ−４／ｈ、Ａ、Ｂ、Ｃ
，ｙ）を繰り返し実行し、該アドレスＸが最終アドレス
）（Ｉｎａｘに到達したときに停止する（第６図２）。
続いて、演算処理部ＣＰ Ｕが上記一連の処理過程中で
処理Ａを実行するに際しては、先ず、マークスイッチＳ
Ｗ１がオンであるか否か、即ち、マーク設定信号Ｓ１が
到来しているか否かを判定する（第Ｔ図ａ）が、マーク
スイッチＳＷ１が操作されずに、オフに留まっていると
きは、次いで、フラグを「０」にリセットして（第６図
ｂ）から、クリアスイッチＳＷ３の状態を判別しく第６
図Ｃ）、該スイッチＳＷ３がオフであるときは、そのま
ま、処理Ｂに移行し、一方、該スイッチＳＷ３がオンで
あるときは、第一、第二のマークアドレス記憶手段Ｍ１
、Ｍ２の各々に対して、第一、第二のマークアドレスＸ
１旧、 Ｘ＋ｎ２が記憶されていないこと（以下、空状
態という）を表わす−１を記憶することにより、該記憶
手段Ｍ１、Ｍ２をクリアして（第６図ｄ）から、処理Ｂ
に移行する。
処理Ａを実行するに際しては、先ず、マークスイッチＳ
Ｗ１がオンであるか否か、即ち、マーク設定信号Ｓ１が
到来しているか否かを判定する（第Ｔ図ａ）が、マーク
スイッチＳＷ１が操作されずに、オフに留まっていると
きは、次いで、フラグを「０」にリセットして（第６図
ｂ）から、クリアスイッチＳＷ３の状態を判別しく第６
図Ｃ）、該スイッチＳＷ３がオフであるときは、そのま
ま、処理Ｂに移行し、一方、該スイッチＳＷ３がオンで
あるときは、第一、第二のマークアドレス記憶手段Ｍ１
、Ｍ２の各々に対して、第一、第二のマークアドレスＸ
１旧、 Ｘ＋ｎ２が記憶されていないこと（以下、空状
態という）を表わす−１を記憶することにより、該記憶
手段Ｍ１、Ｍ２をクリアして（第６図ｄ）から、処理Ｂ
に移行する。
かかる状態下で、マークスイッチＳＷ１がオンに操作さ
れて、一つのマーク設定信号Ｓ１が供給されると、該処
理部ＣＰＵは、該スイッチＳＷ１のオンを判別して（第
７図ａ）から、更に、フラグを判別する（第Ｔ図ｅ）が
、この時点では、フラグは、すでに、「ｏ」にリセット
されている（第Ｔ図ｂ）ので、次いで、そのフラグを「
１」にセットしく第７図ｆ）、後続の処理を経て、処理
Ｂに移行する。
れて、一つのマーク設定信号Ｓ１が供給されると、該処
理部ＣＰＵは、該スイッチＳＷ１のオンを判別して（第
７図ａ）から、更に、フラグを判別する（第Ｔ図ｅ）が
、この時点では、フラグは、すでに、「ｏ」にリセット
されている（第Ｔ図ｂ）ので、次いで、そのフラグを「
１」にセットしく第７図ｆ）、後続の処理を経て、処理
Ｂに移行する。
そして、−巡処理後、マークスイッチＳＷ１が継続的に
オンに留まっていても（第Ｔ図ａ）、−巡後の処理では
、フラグが、すでに、「１」にセットされている（第Ｔ
図ｆ）ので、「１」のフラグを判別しく第７図ｅ）、そ
のまま、処理Ｂに移行する。
オンに留まっていても（第Ｔ図ａ）、−巡後の処理では
、フラグが、すでに、「１」にセットされている（第Ｔ
図ｆ）ので、「１」のフラグを判別しく第７図ｅ）、そ
のまま、処理Ｂに移行する。
上記処理（第７図す、ｅ、ｆ）により、マークスイッチ
８Ｗ１が継続的にオンになっていても、一つのマーク設
定信号Ｓ１として処理されることとなる。
８Ｗ１が継続的にオンになっていても、一つのマーク設
定信号Ｓ１として処理されることとなる。
続いて、一つのマーク設定信号Ｓ１に応答して、演算処
理部ＣＰＵは、第一のマークアドレス記憶手段Ｍ１が空
状態であるか否かを判別しく第７図ｇ）、それが、空状
態であるときは、その時点でのアドレスＸを第一のマー
クアドレス記憶（２３） 手段Ｍ１に記憶して（第γ図ｈ）から、処理Ｂに移行す
る。
理部ＣＰＵは、第一のマークアドレス記憶手段Ｍ１が空
状態であるか否かを判別しく第７図ｇ）、それが、空状
態であるときは、その時点でのアドレスＸを第一のマー
クアドレス記憶（２３） 手段Ｍ１に記憶して（第γ図ｈ）から、処理Ｂに移行す
る。
一方、その時点で、すでに、該記憶手段Ｍ１に第一のマ
ークアドレスＸ１旧が記憶されている（第７図ｇ）とき
は、次いで、第二のマークアドレス記憶手段Ｍ２が空状
態であるか否かを判別しく第Ｔ図ｉ）、それが、空状態
であるときは、その時点でのアドレスＸが、第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸ＋ｎｌよりも小であるか否かを判
別しく第Ｔ図ｊ）、更に、その判定結果がＹＥＳである
ときは、該第−のマークアドレスＸｍ ｔを、第二のマ
ークアドレスＸ１１２として、第二のマークアドレス記
憶手段Ｍ２に記憶して（第Ｔ図ｋ）から、その時点での
アドレスＸを、第一のマークアドレスＸ１旧として、第
一のマークアドレス記憶手段Ｍ１に記憶して（第７図ｈ
）、処理Ｂ→こ移行する。
ークアドレスＸ１旧が記憶されている（第７図ｇ）とき
は、次いで、第二のマークアドレス記憶手段Ｍ２が空状
態であるか否かを判別しく第Ｔ図ｉ）、それが、空状態
であるときは、その時点でのアドレスＸが、第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸ＋ｎｌよりも小であるか否かを判
別しく第Ｔ図ｊ）、更に、その判定結果がＹＥＳである
ときは、該第−のマークアドレスＸｍ ｔを、第二のマ
ークアドレスＸ１１２として、第二のマークアドレス記
憶手段Ｍ２に記憶して（第Ｔ図ｋ）から、その時点での
アドレスＸを、第一のマークアドレスＸ１旧として、第
一のマークアドレス記憶手段Ｍ１に記憶して（第７図ｈ
）、処理Ｂ→こ移行する。
しかし、上記判定結果（第Ｔ図ｊ）がＮｏであるときは
、更に、その時点でのアドレスＸが（２４） 第一のマークアドレス記憶手段Ｍ１に、すでに、記憶さ
れている第一のマークアドレスＸ１ｎｌよりも大である
か否かを判別しく第７図１）、その判定結果がＹＥＳで
あるときは、その時点でのアドレスＸを第二のマークア
ドレス記憶手段Ｍ２に記憶して（第７図ｍ）から、処理
Ｂに移行し、一方、その判定結果（第７図１）がＮｏで
あるとき、即ち、その時点でのアドレスＸが第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸｍｌに等しいときは、そのまま処
理Ｂに移行する。
、更に、その時点でのアドレスＸが（２４） 第一のマークアドレス記憶手段Ｍ１に、すでに、記憶さ
れている第一のマークアドレスＸ１ｎｌよりも大である
か否かを判別しく第７図１）、その判定結果がＹＥＳで
あるときは、その時点でのアドレスＸを第二のマークア
ドレス記憶手段Ｍ２に記憶して（第７図ｍ）から、処理
Ｂに移行し、一方、その判定結果（第７図１）がＮｏで
あるとき、即ち、その時点でのアドレスＸが第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸｍｌに等しいときは、そのまま処
理Ｂに移行する。
上記一連の処理過程は、第一、第二のマークアドレス記
憶手段Ｍ１ 、Ｍ２のいずれか一方だけが空状態である
場合に関するものであるが、該記憶手段Ｍ１、Ｍ’ｌが
共に空状態である場合には、例えば、一つのマーク設定
信号Ｓ１について、前述同様に、第６図ａ−＋４→ｆ
−ｅ−ｇ ＋ｈの処理を実行した後、再度のマークスイ
ッチＳＷ１の操作により、もう一つのマーク設定信号Ｓ
１が供給されると、その時点で、演算処理部ＣＰＵは、
これに関しても、前述同様に、第６図ａ−＋ｅ→ｆの処
理を実行して、第６図ｇの判定に移行するが、この場合
には、その判定結果が必ずＮＯとなるので、もう一つの
マーク設定信号Ｓ１に関しては、必ず第６図ｇの処理以
後の処理が実行される。
憶手段Ｍ１ 、Ｍ２のいずれか一方だけが空状態である
場合に関するものであるが、該記憶手段Ｍ１、Ｍ’ｌが
共に空状態である場合には、例えば、一つのマーク設定
信号Ｓ１について、前述同様に、第６図ａ−＋４→ｆ
−ｅ−ｇ ＋ｈの処理を実行した後、再度のマークスイ
ッチＳＷ１の操作により、もう一つのマーク設定信号Ｓ
１が供給されると、その時点で、演算処理部ＣＰＵは、
これに関しても、前述同様に、第６図ａ−＋ｅ→ｆの処
理を実行して、第６図ｇの判定に移行するが、この場合
には、その判定結果が必ずＮＯとなるので、もう一つの
マーク設定信号Ｓ１に関しては、必ず第６図ｇの処理以
後の処理が実行される。
更には、第一、第二のマークアドレス記憶手段Ａ、ｆ１
、 Ｍｉ２が両方共空状態でない場合には、第６図ｇ
ｓ ｉの判定結果が共にＮＯとなるので、何の処理も
行われない。
、 Ｍｉ２が両方共空状態でない場合には、第６図ｇ
ｓ ｉの判定結果が共にＮＯとなるので、何の処理も
行われない。
上記一連の処理Ａにより、第一のマークアドレス記憶手
段Ｍ１には、第一のマークアドレスＸ＋ｎｔが、そして
、第二のマークアドレス記憶手段Ｍ２には、第一のマー
クアドレスＸ１旧よりも大なる第二のマークアドレスＸ
＋ｎ２が割り当てられ、か（して、マークアドレス割り
当て手段Ａが実現されるものである。
段Ｍ１には、第一のマークアドレスＸ＋ｎｔが、そして
、第二のマークアドレス記憶手段Ｍ２には、第一のマー
クアドレスＸ１旧よりも大なる第二のマークアドレスＸ
＋ｎ２が割り当てられ、か（して、マークアドレス割り
当て手段Ａが実現されるものである。
続いて、演算処理部ＣＰ Ｕが、後続の処理Ｂを実行す
るに際しては、先ず、リピートスイッチＳＷ２がオンで
あるか否か、即ち、リピート指令信号Ｓ２が到来してい
るか否かを判定する（第８図ｇ）が、リピートスイッチ
８Ｗ２が操作されずに、オフに留まっているときは、何
らの処理も実行せずに、後続の処理Ｃに移行する。
るに際しては、先ず、リピートスイッチＳＷ２がオンで
あるか否か、即ち、リピート指令信号Ｓ２が到来してい
るか否かを判定する（第８図ｇ）が、リピートスイッチ
８Ｗ２が操作されずに、オフに留まっているときは、何
らの処理も実行せずに、後続の処理Ｃに移行する。
そして、リピートスイッチＳＷ２がオンに操作されて、
リピート指令信号Ｓ２が供給されると、該処理部（、’
ＰＵは、該スイッチＳＷ２のオンを判別して（第８図ｇ
）から、その時点でのアドレスＸが最終アドレス）（＋
ｎａｘに到達しているか否かを判定しく第８図ｂ）、そ
の判定結果がＹＥＳであるときは、第二のマークアドレ
ス記ｆｆ１手段Ｍ２から第二のマークアドレスＸｍ２を
読み出して、これを、再牛歩進中のアドレス指定手段Ｒ
Ｘにセットして（第８図Ｃ）、該指定手段ＲＸにより指
定されるキーイベントデータ記憶手段ＭのアドレスＸを
第二のマークアドレスＸＩｒ１２に戻してから、後続の
処理Ｃに移行し、これにより、第５図に示される第三の
再生アドレス領域Ｘ３内のアドレスを循環的に指定する
。
リピート指令信号Ｓ２が供給されると、該処理部（、’
ＰＵは、該スイッチＳＷ２のオンを判別して（第８図ｇ
）から、その時点でのアドレスＸが最終アドレス）（＋
ｎａｘに到達しているか否かを判定しく第８図ｂ）、そ
の判定結果がＹＥＳであるときは、第二のマークアドレ
ス記ｆｆ１手段Ｍ２から第二のマークアドレスＸｍ２を
読み出して、これを、再牛歩進中のアドレス指定手段Ｒ
Ｘにセットして（第８図Ｃ）、該指定手段ＲＸにより指
定されるキーイベントデータ記憶手段ＭのアドレスＸを
第二のマークアドレスＸＩｒ１２に戻してから、後続の
処理Ｃに移行し、これにより、第５図に示される第三の
再生アドレス領域Ｘ３内のアドレスを循環的に指定する
。
上記判定結果（第８図ｂ）がＮｏであるときは、該処理
部ＣＰＵは、続いて、その時点での（２Ｔ ） アドレスＸが第二のマークアドレスＸｒｎ＋に到達して
いるか否かを判定しく第８図ｇ）、その判定結果がＹＥ
Ｓであるときは、第一のマークアドレス記憶手段Ｍ１か
ら第一のマークアドレスＸ＋ｎｔを読み出して、これを
アドレス指定手段ＲＸにセットして（第８図ｅ）、アド
レスＸを第一のマークアドレスＸ１旧に戻してから、後
続の処理Ｃに移行し、これにより、第５図に示される第
二の再生アドレス領域Ｘ２内のアドレスを循環的に指定
する。
部ＣＰＵは、続いて、その時点での（２Ｔ ） アドレスＸが第二のマークアドレスＸｒｎ＋に到達して
いるか否かを判定しく第８図ｇ）、その判定結果がＹＥ
Ｓであるときは、第一のマークアドレス記憶手段Ｍ１か
ら第一のマークアドレスＸ＋ｎｔを読み出して、これを
アドレス指定手段ＲＸにセットして（第８図ｅ）、アド
レスＸを第一のマークアドレスＸ１旧に戻してから、後
続の処理Ｃに移行し、これにより、第５図に示される第
二の再生アドレス領域Ｘ２内のアドレスを循環的に指定
する。
上記判定結果（第８図ｇ）がＮＯであるときは、該処理
部ＣＰＵは、更に続いて、その時点でのアドレスＸが第
一のマークアドレスＸ＋ｎｔに到達しているか否かを判
定しく第８図ｆ）、その判定結果がＹＥＳであるときは
、先頭アドレスＸＯをアドレス指定手段ＲＸにセットし
て（第８図ｇ）、アドレスＸを先頭アドレスＸＯに戻し
てから、後続の処理Ｃに移行し、これにより、第５図に
示される第一の再生アドレス領域Ｘ１内のアドレスを循
環的に指定する。そして、上記判定結果（第８図ｆ）（
２８） もＮ、０であるときは、そのまま、後続の処理Ｃに移行
する。
部ＣＰＵは、更に続いて、その時点でのアドレスＸが第
一のマークアドレスＸ＋ｎｔに到達しているか否かを判
定しく第８図ｆ）、その判定結果がＹＥＳであるときは
、先頭アドレスＸＯをアドレス指定手段ＲＸにセットし
て（第８図ｇ）、アドレスＸを先頭アドレスＸＯに戻し
てから、後続の処理Ｃに移行し、これにより、第５図に
示される第一の再生アドレス領域Ｘ１内のアドレスを循
環的に指定する。そして、上記判定結果（第８図ｆ）（
２８） もＮ、０であるときは、そのまま、後続の処理Ｃに移行
する。
上記一連の処理Ｂにより、第一、第二、第三の再生アド
レス領域Ｘ１〜Ｘ３の各々についてのリピート演奏が可
能となり、かくして、リピート演奏制御手段Ｂが実現さ
れるものである。
レス領域Ｘ１〜Ｘ３の各々についてのリピート演奏が可
能となり、かくして、リピート演奏制御手段Ｂが実現さ
れるものである。
続いて、後続の処理Ｃに移行した演算処理部ＣＰＵは、
先ず、処理Ｃ１を実行する。
先ず、処理Ｃ１を実行する。
即ち、先ず、第一のマークアドレス記憶手段Ｍ１が空状
態か否かを判定しく第９図ｇ）、その判定結果がＹＥＳ
であるときは、そのまま、後続の処理Ｃ２に移行するが
、その判定結果がＮＯであるときは、続いて、その時点
でのアドレスＸが第一のマークアドレスＸ＋ｒｒｌより
小であるか否かを判定しく第９図ｂ）、その判定結果が
ＹＥＳであるときは、マーク表示手段ＤＩＳの第一のマ
ーク表示素子ＤＩ’ｖＨに対して、第一マーク下領域表
示信号Ｓ３を出力し、これに対応する状態を表示させて
（第９図Ｃ）から、後続の処理Ｃ２に移行する。
態か否かを判定しく第９図ｇ）、その判定結果がＹＥＳ
であるときは、そのまま、後続の処理Ｃ２に移行するが
、その判定結果がＮＯであるときは、続いて、その時点
でのアドレスＸが第一のマークアドレスＸ＋ｒｒｌより
小であるか否かを判定しく第９図ｂ）、その判定結果が
ＹＥＳであるときは、マーク表示手段ＤＩＳの第一のマ
ーク表示素子ＤＩ’ｖＨに対して、第一マーク下領域表
示信号Ｓ３を出力し、これに対応する状態を表示させて
（第９図Ｃ）から、後続の処理Ｃ２に移行する。
一方、上記判定結果（第９図ｂ）がＮＯであるときは、
該処理部ｅ Ｐ Ｕは、続いて、その時点でのアドレス
Ｘが第一のマークアドレスＸｍｌよりも大であるか否か
を判定しく第９図ｄ）、その判定結果がＮＯであるとき
は、即ち、該アドレスＸが該マークアドレスＸ＋ｎｘに
等しいときは、前記第一のマーク表示素子ＤＭ１に対し
て第一マーク通過表示信号Ｓ４を出力し、これに対応す
る状態を表示させて（第９図ｅ）から、後続の処理Ｃ２
に移行し、−上記判定結果（第９図ｄ）がＹＥＳである
ときは、前記第一のマーク表示素子【）Ｍｌに対して、
第一マーク上領域表示信号Ｓ５を出力し、これに対応す
る状態を表示させて（第９図ｆ）から、後続の処理Ｃ２
に移行する。
該処理部ｅ Ｐ Ｕは、続いて、その時点でのアドレス
Ｘが第一のマークアドレスＸｍｌよりも大であるか否か
を判定しく第９図ｄ）、その判定結果がＮＯであるとき
は、即ち、該アドレスＸが該マークアドレスＸ＋ｎｘに
等しいときは、前記第一のマーク表示素子ＤＭ１に対し
て第一マーク通過表示信号Ｓ４を出力し、これに対応す
る状態を表示させて（第９図ｅ）から、後続の処理Ｃ２
に移行し、−上記判定結果（第９図ｄ）がＹＥＳである
ときは、前記第一のマーク表示素子【）Ｍｌに対して、
第一マーク上領域表示信号Ｓ５を出力し、これに対応す
る状態を表示させて（第９図ｆ）から、後続の処理Ｃ２
に移行する。
上記処理Ｃ１により、アドレスＸと、第一のマークアド
レスＸｌｎ＋との位置関係を三つの状態に区分して表示
することができ、かくして、第一のマーク表示制御手段
Ｃ１が実現されるものである。
レスＸｌｎ＋との位置関係を三つの状態に区分して表示
することができ、かくして、第一のマーク表示制御手段
Ｃ１が実現されるものである。
次いで、処理Ｃ１の実行を終了した演算処理部ＣＰＵは
、処理Ｃ２に移行する。
、処理Ｃ２に移行する。
そして、この処理Ｃ２を構成する、第９図ｇ→１１−＋
ｊの各処理は、それぞれ、上述の処理Ｃ１を構成する、
第９図Ｂ −＊ ｌ）→ｄの各処理に対応するものであ
って、ここでは、アドレスＸと、第二のマークアドレス
Ｘ＋ｎ２との位置関係について実行され、上述の第一マ
ーク下領域表示信号Ｓ３、第一マーク通過表示信号Ｓ４
、第一マーク上領域表示信号Ｓ５の各々に対応する第二
マーク下領域表示信号Ｓ６、第二マーク通過表示信号ｓ
ｙ、第二マーク上領域表示信号８Ｂがマーク表示手段Ｄ
ＩＳの第二のマーク表示素子ＤＭ２に対して、出力され
、該表示素子ＤＭ２は、該表示信号８６．８７，８８の
各々に対応する三つの状態を表示する（第９図ｉ、 ｋ
、１）。
ｊの各処理は、それぞれ、上述の処理Ｃ１を構成する、
第９図Ｂ −＊ ｌ）→ｄの各処理に対応するものであ
って、ここでは、アドレスＸと、第二のマークアドレス
Ｘ＋ｎ２との位置関係について実行され、上述の第一マ
ーク下領域表示信号Ｓ３、第一マーク通過表示信号Ｓ４
、第一マーク上領域表示信号Ｓ５の各々に対応する第二
マーク下領域表示信号Ｓ６、第二マーク通過表示信号ｓ
ｙ、第二マーク上領域表示信号８Ｂがマーク表示手段Ｄ
ＩＳの第二のマーク表示素子ＤＭ２に対して、出力され
、該表示素子ＤＭ２は、該表示信号８６．８７，８８の
各々に対応する三つの状態を表示する（第９図ｉ、 ｋ
、１）。
かくして、上記処理Ｃ゛２により、第二のマーク表示制
御手段Ｃ２が実現されるものである。
御手段Ｃ２が実現されるものである。
付言すれば、上記処理Ｃ１の実行を終了した演算処理部
（、’ＰＵがアドレス指定手段ＲＸを歩進させながら、
該指定手段比Ｘにより指定されるアドレスＸが最終アド
レス）（＋ｎａｘ に到達するま（３１） で（第９図ｙ、第６図ｙ）、上記一連の処理を繰り返し
実行することは前述した通りである。
（、’ＰＵがアドレス指定手段ＲＸを歩進させながら、
該指定手段比Ｘにより指定されるアドレスＸが最終アド
レス）（＋ｎａｘ に到達するま（３１） で（第９図ｙ、第６図ｙ）、上記一連の処理を繰り返し
実行することは前述した通りである。
そして、上述の第一、第二のマーク表示制御手段Ｃ１、
Ｃ２から出力される各表示信号８３〜Ｓ８と、全再生ア
ドレス領域中のアドレスＸとの対応関係は、より詳細に
は、第１０図に示されるようなものである。
Ｃ２から出力される各表示信号８３〜Ｓ８と、全再生ア
ドレス領域中のアドレスＸとの対応関係は、より詳細に
は、第１０図に示されるようなものである。
即ち、アドレスＸが第一の再生アドレス領域Ｘ１内の位
置を占めるときは、第一マーク下領域表示信号Ｓ３と、
第二マーク下領域表示信号Ｓ６とが同時的に出力される
ので、第一、第二のマーク表示素子ＤＭ１、ＤＭ２は、
第１０図（Ａ）の表示状態を呈し、アドレスＸが第一の
マークアドレスＸ＋ｎｌに一致しているときは、第一マ
ーク通過表示信号Ｓ４と、第二マーク下領域表示信号Ｓ
６とが同時的に出力されるので、該表示素子ＤＭ１、Ｄ
Ｍ２は、第１０図（Ｂｌの表示状態を呈し、アドレスＸ
が第二の再生アドレス領域Ｘ２内の位置を占めるときは
、第一マーク上領域表示信号Ｓ５と、第二マーク下領域
表示信号Ｓ６とが同時的に出力されるので、（３２） 該表示素子ＤＭ１、ＤＭ２は、第１０図（Ｃ）の表示状
態を呈し、アドレスＸが第二のマークアドレスＸ＋ｎ２
と一致しているときは、第一マーク上領域表示信号Ｓ５
と、第二マーク通過表示信号Ｓγとが同時的に出力され
るので、該表示素子１）Ｍｌ、ＤＭ２は、第１０図（Ｄ
）の表示状態を呈し、更に、アドレスＸが第三の再生ア
ドレス領域Ｘ３内の位置を占めるときは、第一マーク上
領域表示信号Ｓ５と、第二マーク上領域表示信号Ｓ８と
が同時的に出力されるので、該表示素子Ｄｆ’ｖＮ、Ｄ
Ｍ２は、第１０図（Ｅ）の表示状態を呈する。
置を占めるときは、第一マーク下領域表示信号Ｓ３と、
第二マーク下領域表示信号Ｓ６とが同時的に出力される
ので、第一、第二のマーク表示素子ＤＭ１、ＤＭ２は、
第１０図（Ａ）の表示状態を呈し、アドレスＸが第一の
マークアドレスＸ＋ｎｌに一致しているときは、第一マ
ーク通過表示信号Ｓ４と、第二マーク下領域表示信号Ｓ
６とが同時的に出力されるので、該表示素子ＤＭ１、Ｄ
Ｍ２は、第１０図（Ｂｌの表示状態を呈し、アドレスＸ
が第二の再生アドレス領域Ｘ２内の位置を占めるときは
、第一マーク上領域表示信号Ｓ５と、第二マーク下領域
表示信号Ｓ６とが同時的に出力されるので、（３２） 該表示素子ＤＭ１、ＤＭ２は、第１０図（Ｃ）の表示状
態を呈し、アドレスＸが第二のマークアドレスＸ＋ｎ２
と一致しているときは、第一マーク上領域表示信号Ｓ５
と、第二マーク通過表示信号Ｓγとが同時的に出力され
るので、該表示素子１）Ｍｌ、ＤＭ２は、第１０図（Ｄ
）の表示状態を呈し、更に、アドレスＸが第三の再生ア
ドレス領域Ｘ３内の位置を占めるときは、第一マーク上
領域表示信号Ｓ５と、第二マーク上領域表示信号Ｓ８と
が同時的に出力されるので、該表示素子Ｄｆ’ｖＮ、Ｄ
Ｍ２は、第１０図（Ｅ）の表示状態を呈する。
かくして、第一、第二のマーク表示素子ＤＭ１、ＤＭ２
を有するマーク表示手段ＤＩＳからは、アドレスＸと、
第一、第二のマークアドレスＸ１旧、Ｘ１１２との位置
関係により区分される五つの状態の判然とした表示が得
られるものである。
を有するマーク表示手段ＤＩＳからは、アドレスＸと、
第一、第二のマークアドレスＸ１旧、Ｘ１１２との位置
関係により区分される五つの状態の判然とした表示が得
られるものである。
第１図、第２図は、従来のシークエンサに関するもので
あり、第１図は、周辺構成要素との係わり合いを示すブ
ロック図、第２図は、シーク工ンサに記憶される記憶デ
ータの構成を示す説明図である。 第３図は、この発明、及び、これに牽連する第二の発明
の構成を示す機能ブロック図（クレーム対応図）である
。 第４図〜第１０図は、この発明及びこれに牽連する第二
の発明の実施例に関するものであり、第４図は、そのハ
ードウェア上の構成を示すブロック図、第５図は、全再
生アドレス領域中での、先頭アドレスＸｏ、第一、第二
のマークアトＬ／ スＸ＋ｎｔ 、 Ｘ＋ｒ＋ｚ、及び
、最終アドレスＸ＋ｎａｘとの位置関係を例示する説明
図、第６図〜第９図は、演算処理部ＣＰＵで実行される
プログラムのフローチャート、第１０図は、アドレスＸ
と、ｉ−１第二のマークアドレスＸ＋旧、 Ｘ＋ｎｚ
、！：の位置関係により区分される表示状態を示す説明
図である。 Ｍ・・・・・・キーイベントデータ記憶手段Ｒ，Ｘ・・
・アドレス指定手段 Ｍｌ ・・・第一のマークアドレス記憶手段Ｍ２・・
・第二のマークアドレス記憶手段］）ＩＳ・・・マーク
表示手段 ＤＭｌ・・・第一のマーク表示素子 ＤＭ２・・・第二のマーク表示素子 Ａ・・・・・・マークアドレス割り当て手段Ｂ・・・・
・・リピート演奏制御手段 Ｃ１・・・・・・第一のマーク表示制御手段Ｃ２−・・
・・・第二のマーク表示制御手段Ｓ１・・・・・・マー
ク設定信号 Ｓ２・・・・・・リピート指令信号 ＸＯ・・・・・・先頭アドレス ）（＋ｎａｘ崇・最終アドレス Ｘ１０．１゛Ｃ・・第一のマークアドレス）（＋ｎ２・
・・第二のマークアドレスｘ１、Ｘ２、Ｘ３、・・・・
・・第一、第二、第三の再生アドレス領域 特許出願人 ローランド株式会社
あり、第１図は、周辺構成要素との係わり合いを示すブ
ロック図、第２図は、シーク工ンサに記憶される記憶デ
ータの構成を示す説明図である。 第３図は、この発明、及び、これに牽連する第二の発明
の構成を示す機能ブロック図（クレーム対応図）である
。 第４図〜第１０図は、この発明及びこれに牽連する第二
の発明の実施例に関するものであり、第４図は、そのハ
ードウェア上の構成を示すブロック図、第５図は、全再
生アドレス領域中での、先頭アドレスＸｏ、第一、第二
のマークアトＬ／ スＸ＋ｎｔ 、 Ｘ＋ｒ＋ｚ、及び
、最終アドレスＸ＋ｎａｘとの位置関係を例示する説明
図、第６図〜第９図は、演算処理部ＣＰＵで実行される
プログラムのフローチャート、第１０図は、アドレスＸ
と、ｉ−１第二のマークアドレスＸ＋旧、 Ｘ＋ｎｚ
、！：の位置関係により区分される表示状態を示す説明
図である。 Ｍ・・・・・・キーイベントデータ記憶手段Ｒ，Ｘ・・
・アドレス指定手段 Ｍｌ ・・・第一のマークアドレス記憶手段Ｍ２・・
・第二のマークアドレス記憶手段］）ＩＳ・・・マーク
表示手段 ＤＭｌ・・・第一のマーク表示素子 ＤＭ２・・・第二のマーク表示素子 Ａ・・・・・・マークアドレス割り当て手段Ｂ・・・・
・・リピート演奏制御手段 Ｃ１・・・・・・第一のマーク表示制御手段Ｃ２−・・
・・・第二のマーク表示制御手段Ｓ１・・・・・・マー
ク設定信号 Ｓ２・・・・・・リピート指令信号 ＸＯ・・・・・・先頭アドレス ）（＋ｎａｘ崇・最終アドレス Ｘ１０．１゛Ｃ・・第一のマークアドレス）（＋ｎ２・
・・第二のマークアドレスｘ１、Ｘ２、Ｘ３、・・・・
・・第一、第二、第三の再生アドレス領域 特許出願人 ローランド株式会社
Claims (2)
- （１）楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Ｍと、該記
憶手段Ｍの、各キーイベントデータが読み出されるべき
アドレスＸを指定するアドレス指定手段ＲＸとを備えた
電子楽器のためのシークエンサにおいて、アドレス指定
手段几Ｘが指定可能なアドレスＸのうちの第一のマーク
アドレスＸＩｎ１を記憶する第一のマークアドレス記憶
手段Ｍ１と、アドレス指定手段ＲＸが指定可能なアドレ
スＸのうちの第二のマークアドレスＸ＋ｎ２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマ
ーク設定信号Ｓ１の各供給時点にて、歩進中のアドレス
指定手段几Ｘが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスＸ１旧として
、第一のマークアドレス記憶手段Ｍ１に割り当て、大き
い方のアドレスを第二のマークアドレスＸ・１ｉ°２と
して、第二のマークアドレス記憶手段Ｍ２に割り当てる
マークアドレス割り当て手段Ａと、リピート指令信号Ｓ
２の供給期間内に、再生歩進中のアドレス指定手段几Ｘ
が指定するアドレスＸが、第一のマークアドレスＸ＋ｎ
ｌに到達したことを判別して、該アドレス指定手段ＲＸ
に対して先頭アドレスＸＯをセットし、該アドレスＸが
、第二のマークアドレスＸ１１２に到達したことを判別
して、第一のマークアドレス記憶手段Ｍ１から第一のマ
ークアドレスＸ＋ｎｔを読み出して、該アドレス指定手
段Ｒ，Ｘに対してセットし、更に、該アドレスＸが、最
終アドレス）（＋ｎａｘに到達したことを判別して、第
二のマークアドレス記憶手段Ｍ２から第二のマークアド
レスＸ＋ｎ＋を読み出して、該アドレス指定手段ＲＸに
対してセットするリピート演奏制御手段Ｂとを付設した
ことを特徴とするシークエンサ。 - （２）楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Ｍと、該記
憶手段Ｍの、各キーイベントデータが読み出されるべき
アドレスＸを指定するアドレス指定手段ＩｔＸとを備え
た電子楽器のためのシークエンサにおいて、アドレス指
定手段ＲＸが指定可能なアドレスＸのうちの第一のマー
クアドレスＸ１旧を記憶する第一のマークアドレス記憶
手段Ｍ１と、アドレス指定手段几Ｘが指定可能なアドレ
スＸのうちの第二のマークアドレスＸ＋ｎ２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマ
ーク設定信号Ｓ１の各供給時点にて、歩進中のアドレス
指定手段ＲＸが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスＸ＋ｎｔとし
て、第一のマークアドレス記憶手段Ｍ１に割り当て、大
きい方のアドレスを第二のマークアドレスＸ＋ｎｚとし
て、第二のマークアドレス記憶手段Ｍ２に割り当てるマ
ークアドレス割り当て手段Ａと、リピート指令信号Ｓ２
の供給期間内に、再生歩進中のアドレス指定手段ＲＸが
指定するアドレスＸが、第一のマークアドレスＸ＋ｎｌ
に到達したことを判別して、該アドレス指定手段ＲＸに
対して先頭アドレスＸＯをセットし、該アドレスＸが、
第二のマークアドレスＸ＋ｎ２に到達したことを判別し
て、第一のマークアドレス記憶手段Ｍ１から第一のマー
クアドレスＸ１旧を読み出して、該アドレス指定手段Ｒ
Ｘに対してセットし、更に、該アドレスＸが、最終アド
レス）（ｍａｘに到達したことを判別して、第二のマー
クアドレス記憶手段Ｍ２から第二のマークアドレスＸ用
２を読み出して、該（３） アドレス指定手段ＲＸに対してセットするリピート演奏
制御手段Ｂと、再牛歩進中のアドレス指定手段几Ｘが指
定しているアドレスＸが第一のマークアドレスＸ１旧よ
りも小さいことを判別して、第一マーク下領域表示信号
Ｓ３を出力し、該アドレスＸが第一のマークアドレスＸ
１旧に到達したことを判別して、第一マーク通過表示信
号Ｓ４を出力し、更に、該アドレスＸが第一のマークア
ドレスＸ１旧よりも大きいことを判別して、第一マーク
上領域表示信号Ｓ５を出力する第一のマーク表示制御手
段Ｃ１と、再生歩進中のアドレス指定手段ＲＸが指定し
ているアドレスＸが第二のマークアドレスＸＩＯ２より
も小さいことを判別して、第二マーク下領域表示信号Ｓ
６を出力し、該アドレスＸが第二のマークアドレスＸ＋
ｎ２に到達したことを判別して、第二マーク通過表示信
号Ｓγを出力し、更に、該アドレスＸが第二のマークア
ドレスＸ１１２よりも大きいことを判別して、第二マー
ク上領域表示信号Ｓ８を出力する第二のマーク表示制御
手段Ｃ２と、第一のマーク表示側（４） 弾手段Ｃ１からの各表示信号Ｓ３、Ｓ４、Ｓ５に対応す
る三つの状態を表示可能な第一のマーク表示素子ＤＭ１
、及び、第二のマーク表示制御手段Ｃ２からの各表示
信号Ｓ６、ｓｒ％Ｓ８に対応する三つの状態を表示可能
な第二のマーク表示素子ＤＭ２を有するマーク表示手段
ＤＩＳとを付設したことを特徴とするシークエンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081492A JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081492A JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206894A true JPS59206894A (ja) | 1984-11-22 |
| JPH0434758B2 JPH0434758B2 (ja) | 1992-06-08 |
Family
ID=13747890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081492A Granted JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105396A (ja) * | 1989-09-19 | 1991-05-02 | Roland Corp | 自動演奏装置 |
| JPH0895564A (ja) * | 1994-09-22 | 1996-04-12 | Casio Comput Co Ltd | 自動演奏装置 |
-
1983
- 1983-05-10 JP JP58081492A patent/JPS59206894A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105396A (ja) * | 1989-09-19 | 1991-05-02 | Roland Corp | 自動演奏装置 |
| JPH0895564A (ja) * | 1994-09-22 | 1996-04-12 | Casio Comput Co Ltd | 自動演奏装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434758B2 (ja) | 1992-06-08 |
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