JPS59206894A - 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ - Google Patents
電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサInfo
- Publication number
- JPS59206894A JPS59206894A JP58081492A JP8149283A JPS59206894A JP S59206894 A JPS59206894 A JP S59206894A JP 58081492 A JP58081492 A JP 58081492A JP 8149283 A JP8149283 A JP 8149283A JP S59206894 A JPS59206894 A JP S59206894A
- Authority
- JP
- Japan
- Prior art keywords
- address
- mark
- storage means
- event data
- determined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子楽器のためのシークエンサに係わり、
より詳細には、再生モードのシーク工ンサが、メモリ等
のキーイベントデータ記憶手段から、一連のキーイベン
トデータを含む記憶データの各々を逐次読み出すべ(、
該記憶手段のアドレスを、先頭アドレスから最終アドレ
スまで順次に指定する際に、該先頭アドレスから最終ア
ドレスに至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもって三つの再生ア
ドレス領域に区分し、区分された三つの再生アドレス領
域のうちの、任意の一つの再生アドレス領域に含まれる
各アドレスを循環的に指定することにより、該区分され
た三つの再生アドレス領域の各々について、該領域に記
憶されている、キーイベントデータを含む記憶データで
表わされる楽音のリピート演奏を可能としたシークエン
サの改良に関するものであり、更に、この発明に牽連す
る第二の発明は、再生モードにて、キーイベントデータ
を含む記憶データを読み出すべ(、現に、指定されてい
る、キーイベントデータ記憶手段のアドレスと、上記二
つのマークアドレスとの位置関係を表示可能としたシー
クエンサの改良に関するものである。
より詳細には、再生モードのシーク工ンサが、メモリ等
のキーイベントデータ記憶手段から、一連のキーイベン
トデータを含む記憶データの各々を逐次読み出すべ(、
該記憶手段のアドレスを、先頭アドレスから最終アドレ
スまで順次に指定する際に、該先頭アドレスから最終ア
ドレスに至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもって三つの再生ア
ドレス領域に区分し、区分された三つの再生アドレス領
域のうちの、任意の一つの再生アドレス領域に含まれる
各アドレスを循環的に指定することにより、該区分され
た三つの再生アドレス領域の各々について、該領域に記
憶されている、キーイベントデータを含む記憶データで
表わされる楽音のリピート演奏を可能としたシークエン
サの改良に関するものであり、更に、この発明に牽連す
る第二の発明は、再生モードにて、キーイベントデータ
を含む記憶データを読み出すべ(、現に、指定されてい
る、キーイベントデータ記憶手段のアドレスと、上記二
つのマークアドレスとの位置関係を表示可能としたシー
クエンサの改良に関するものである。
第1図に示されるように、この発明の対象であるシーク
エンサ2は、典型的には、鍵盤装置1と音源装置3との
間に接続されるものであって、該シークエンサには、押
されたキーに対応して鍵盤装置1から入力される一連の
データ、より詳細には、第2図に示されるように、押鍵
あるいは離鍵状態への移行をrl」rO」符号で表わす
ステータスと、押されたキーの音高に対応する数値を2
進符号で表わして成るキーコードと、更に、必要に応じ
て、押鍵速度に対応する数値を2進符号で表わして成る
ダイナミックコード(第2図では省略)を付加して、一
つのキーイベント(特定のキーについての押鍵あるいは
離鍵の発生)を表現できるように構成されたキーイベン
トデータが供給される。
エンサ2は、典型的には、鍵盤装置1と音源装置3との
間に接続されるものであって、該シークエンサには、押
されたキーに対応して鍵盤装置1から入力される一連の
データ、より詳細には、第2図に示されるように、押鍵
あるいは離鍵状態への移行をrl」rO」符号で表わす
ステータスと、押されたキーの音高に対応する数値を2
進符号で表わして成るキーコードと、更に、必要に応じ
て、押鍵速度に対応する数値を2進符号で表わして成る
ダイナミックコード(第2図では省略)を付加して、一
つのキーイベント(特定のキーについての押鍵あるいは
離鍵の発生)を表現できるように構成されたキーイベン
トデータが供給される。
該一連のキーイベントデータを受けて、シークエンサ2
は、記憶モードでは、後続する次のキーイベントまでに
経過した時間を計測して、その計測値を2進符号で表わ
して成るイベント間隔コードを各キーイベントデータご
とに付加して、記憶データを形成しながら、これを順次
にキーイベントデータ記憶手段に記憶して行き、一方、
再生モードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が経過す
るたびに、記憶データを順次に該記憶手段から読み出し
て、ステータスとキーコードの部分(ダイナミックコー
ドが(7) 付加されている場合には、該コードも)を順次に出力す
る(以下、再生歩進という)ものである。
は、記憶モードでは、後続する次のキーイベントまでに
経過した時間を計測して、その計測値を2進符号で表わ
して成るイベント間隔コードを各キーイベントデータご
とに付加して、記憶データを形成しながら、これを順次
にキーイベントデータ記憶手段に記憶して行き、一方、
再生モードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が経過す
るたびに、記憶データを順次に該記憶手段から読み出し
て、ステータスとキーコードの部分(ダイナミックコー
ドが(7) 付加されている場合には、該コードも)を順次に出力す
る(以下、再生歩進という)ものである。
第1図中、後続する音源装置3は、シークエンサ2から
キーイベントデータの供給を受けて、該コードにより指
定される音高(ダイナミックコードが付加されている場
合には音量も)の楽音信号を該データの供給時点ごとに
、スピーカ等の発音体4に対して供給開始し、あるいは
供給停止し、これにより、該発音体から楽音による音楽
表現を得るものである。
キーイベントデータの供給を受けて、該コードにより指
定される音高(ダイナミックコードが付加されている場
合には音量も)の楽音信号を該データの供給時点ごとに
、スピーカ等の発音体4に対して供給開始し、あるいは
供給停止し、これにより、該発音体から楽音による音楽
表現を得るものである。
かかる従前のシークエンサに関しては、再生歩進が、最
終アドレスまで到達した時点、あるいは、先頭アドレス
から最終アドレスに至る全再生アドレス領域内に任意に
設定された唯一のマークアドレスまで到達した時点で、
循環的に先頭アドレスを指定することにより、リピート
演奏を可能とするものが知られてはいるものの、そのリ
ピート演奏は、全再生アドレス領域に記憶されている記
憶データで表わされる楽音、あ(8) るいは、先頭アドレスから唯一のマークアドレス間の再
生アドレス領域に記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであったので、全再
生アドレス領域中で、任意の位置を占め、かつ、任意の
長さを有する再生アドレス領域、換言すれば、その先端
と後端が、それぞれ、全再生アドレス領域中で任意に設
定される再生アドレス領域に記憶されている記憶データ
で表わされる楽音をリピート演奏することはできなかっ
た。
終アドレスまで到達した時点、あるいは、先頭アドレス
から最終アドレスに至る全再生アドレス領域内に任意に
設定された唯一のマークアドレスまで到達した時点で、
循環的に先頭アドレスを指定することにより、リピート
演奏を可能とするものが知られてはいるものの、そのリ
ピート演奏は、全再生アドレス領域に記憶されている記
憶データで表わされる楽音、あ(8) るいは、先頭アドレスから唯一のマークアドレス間の再
生アドレス領域に記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであったので、全再
生アドレス領域中で、任意の位置を占め、かつ、任意の
長さを有する再生アドレス領域、換言すれば、その先端
と後端が、それぞれ、全再生アドレス領域中で任意に設
定される再生アドレス領域に記憶されている記憶データ
で表わされる楽音をリピート演奏することはできなかっ
た。
而して、従来のシークエンサでは、リピート演奏に関す
る再生アドレス領域が、上述のように、相当に制約され
ていたので、修正処理に際しての確認作業に不自由を来
たしたり、演奏に際してのリフ(同じフレーズを繰り返
して演奏する技法)の表現に多大の使用アドレスを割か
なければならないという欠点があった。
る再生アドレス領域が、上述のように、相当に制約され
ていたので、修正処理に際しての確認作業に不自由を来
たしたり、演奏に際してのリフ(同じフレーズを繰り返
して演奏する技法)の表現に多大の使用アドレスを割か
なければならないという欠点があった。
この発明の目的は、上記従来技術に基づく、電子楽器の
ためのシークエンサのリピート演奏上の制約による修正
確認作業の不自由さ等の問照点に鑑み、全再生アドレス
領域を、独立した任意の二つのマークアドレスでもって
三つの再生アドレス領域に区分し、区分された各再生ア
ドレス領域内のアドレスを循環的に順次に指定し、もっ
て、三つに区分された各再生アドレス領域内に記憶され
ている記憶データで表わされる楽音を、それぞれ、リピ
ート演奏可能とすることにより、上記欠点を除去し、修
正処理後の確認作業に際しても、リピート演奏上、何ら
の不自由を被ることがなく、更には、リフ演奏に際して
も、再生アドレス領域の位置に係わりなり、リフの1フ
レ一ズ分だけの使用アドレスを割けば足りるという優れ
た電子楽器のためのシークエンサを提供せんとするもの
である。
ためのシークエンサのリピート演奏上の制約による修正
確認作業の不自由さ等の問照点に鑑み、全再生アドレス
領域を、独立した任意の二つのマークアドレスでもって
三つの再生アドレス領域に区分し、区分された各再生ア
ドレス領域内のアドレスを循環的に順次に指定し、もっ
て、三つに区分された各再生アドレス領域内に記憶され
ている記憶データで表わされる楽音を、それぞれ、リピ
ート演奏可能とすることにより、上記欠点を除去し、修
正処理後の確認作業に際しても、リピート演奏上、何ら
の不自由を被ることがなく、更には、リフ演奏に際して
も、再生アドレス領域の位置に係わりなり、リフの1フ
レ一ズ分だけの使用アドレスを割けば足りるという優れ
た電子楽器のためのシークエンサを提供せんとするもの
である。
上記目的に沿うこの発明の構成は、第3図の機能ブロッ
ク図に示されるように、先ず、マークアドレスの設定に
際しては、任意の異る時点で、二つのマークアドレス設
定信号S1が供給されると、マークアドレス割り当て手
段Aは、キーイベントデータ記憶手段Mが再生モードで
あるか否かを問わず、歩進中のアドレス指定手段RXに
より指定される該記憶手段MのアドレスXを読んで、該
マークアドレス設定信号S1の二つの供給時点での、二
つのアドレスXのうち、小さい方を、第一のマークアド
レスX+nlとして、第一のマークアドレス記憶手段M
1に割り当てて、これを記憶させ、該二つのアドレスX
のうち、大きい方を、第二のマークアドレスX+n2と
して、第二のマークアドレス記憶手段M2に割り当てて
、これを記憶させ、一方、これに続く、リピート演奏に
際しては、リピート指令信号S2の供給を受けている期
間内に限り、リピート演奏制御手段Bは、再生モードの
キーイベントデータ記憶手段Mから一連の記憶データを
読み出すべく、再生歩進中のアドレス指定手段RXによ
り指定される該記憶手段MのアドレスXを、第一のマー
クアドレス記憶手段M工からの第一のマークアドレスX
I旧と、第二のマークアドレス記憶手段M2からの第二
のマークアドレスX+n 2の各々に対して比較し、該
アドレスXが第一の(11) マークアドレスX1旧に到達したことを判別したときは
、該アドレスXを先頭アドレスXoに戻し、該アドレス
Xが第二のマークアドレス、X+n2に到達したことを
判別したときは、該アドレスXを第一のマークアドレス
X+ntに戻し、更に、該アドレスXが最終アドレスX
+naxに到達したことを判別したときは、該アドレス
Xを第二のマークアドレス)(+n2に戻すようにした
ことを要旨とするものであり、更に、この発明に奉迎す
る第二の発明の構成は、上記この発明の構成に、第一、
第二のマーク表示制御手段C1、C2と、マーク表示手
段DISとを付設して、第一のマーク表示制御手段C1
は、アドレス指定手段几Xにより指定されるアドレスX
が第一のマークアドレスX1旧1以下であることを判別
したときは、第一マーク下領域表示信号S3を出力し、
同様に、該アドレスXが第一のマークアドレスX1旧8
等値、該アドレスX1旧以上であることを、それぞれ、
判別したときは、第一マーク通過表示信号S4、第一マ
ーク上領域表示信号S5を、それぞれ、出(12) 力し、第二のマーク表示制御手段C2は、該アドレスX
が第二のマークアドレスXm2以下、該アドレスXIO
2と等値、該アドレスX+r++以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下領域表
示信号S6、第二マークアドレス通過表示信号ST、第
二マークアドレス上領域表示信号S8を、それぞれ、出
力し、上記表示信号83〜S8に応答して、マーク表示
手段DI8は、該表示信号のうち、表示信号S3、S4
、S5の各々に対応する三つの状態を、第一のマーク表
示素子DMIにて表示し、該表示信号のうち、表示信号
8B 、87 、88の各々に対応する三つの状態を、
第二のマーク表示素子DM2にて表示するようにしたこ
とを要旨とするものである。
ク図に示されるように、先ず、マークアドレスの設定に
際しては、任意の異る時点で、二つのマークアドレス設
定信号S1が供給されると、マークアドレス割り当て手
段Aは、キーイベントデータ記憶手段Mが再生モードで
あるか否かを問わず、歩進中のアドレス指定手段RXに
より指定される該記憶手段MのアドレスXを読んで、該
マークアドレス設定信号S1の二つの供給時点での、二
つのアドレスXのうち、小さい方を、第一のマークアド
レスX+nlとして、第一のマークアドレス記憶手段M
1に割り当てて、これを記憶させ、該二つのアドレスX
のうち、大きい方を、第二のマークアドレスX+n2と
して、第二のマークアドレス記憶手段M2に割り当てて
、これを記憶させ、一方、これに続く、リピート演奏に
際しては、リピート指令信号S2の供給を受けている期
間内に限り、リピート演奏制御手段Bは、再生モードの
キーイベントデータ記憶手段Mから一連の記憶データを
読み出すべく、再生歩進中のアドレス指定手段RXによ
り指定される該記憶手段MのアドレスXを、第一のマー
クアドレス記憶手段M工からの第一のマークアドレスX
I旧と、第二のマークアドレス記憶手段M2からの第二
のマークアドレスX+n 2の各々に対して比較し、該
アドレスXが第一の(11) マークアドレスX1旧に到達したことを判別したときは
、該アドレスXを先頭アドレスXoに戻し、該アドレス
Xが第二のマークアドレス、X+n2に到達したことを
判別したときは、該アドレスXを第一のマークアドレス
X+ntに戻し、更に、該アドレスXが最終アドレスX
+naxに到達したことを判別したときは、該アドレス
Xを第二のマークアドレス)(+n2に戻すようにした
ことを要旨とするものであり、更に、この発明に奉迎す
る第二の発明の構成は、上記この発明の構成に、第一、
第二のマーク表示制御手段C1、C2と、マーク表示手
段DISとを付設して、第一のマーク表示制御手段C1
は、アドレス指定手段几Xにより指定されるアドレスX
が第一のマークアドレスX1旧1以下であることを判別
したときは、第一マーク下領域表示信号S3を出力し、
同様に、該アドレスXが第一のマークアドレスX1旧8
等値、該アドレスX1旧以上であることを、それぞれ、
判別したときは、第一マーク通過表示信号S4、第一マ
ーク上領域表示信号S5を、それぞれ、出(12) 力し、第二のマーク表示制御手段C2は、該アドレスX
が第二のマークアドレスXm2以下、該アドレスXIO
2と等値、該アドレスX+r++以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下領域表
示信号S6、第二マークアドレス通過表示信号ST、第
二マークアドレス上領域表示信号S8を、それぞれ、出
力し、上記表示信号83〜S8に応答して、マーク表示
手段DI8は、該表示信号のうち、表示信号S3、S4
、S5の各々に対応する三つの状態を、第一のマーク表
示素子DMIにて表示し、該表示信号のうち、表示信号
8B 、87 、88の各々に対応する三つの状態を、
第二のマーク表示素子DM2にて表示するようにしたこ
とを要旨とするものである。
したがって、上記構成のこの発明によれば、先頭アドレ
スXOから最終アドレスX+naxに至る全再生アドレ
ス領域を、該領域中の任意の箇所に互に独立に設定され
る第一のマークアドレスXI旧、及□び、第二のマーク
アドレス)(+nzでもって、先頭アドレスXOから第
一のマークアドレスX1旧までの第一の再生アドレス領
域X1. 第一のマークアドレスX1旧から第二のマー
クアドレスXIn2までの第二の再生アドレス領域X2
、及び、第二のマークアドレスから最終アドレス)(+
naxまでの第三の再生アドレス領域X3の三つの再生
アドレス領域に区分し、各再生アドレス領域X1、X2
、X3ごとに、その領域に記憶されている記憶データで
表わされる楽音のリピート演奏が可能となるように構成
したことにより、全再生アドレス領域中の任意の区間を
、第一、第二のマークアドレスX1旧、X+n2で挟む
ようにして、全再生アドレス領域中の任意の位置に、任
意の長さの、第二の再生アドレス領域X2を設定して、
該領域X2についてのリピート演奏が可能となるばかり
か、先頭アドレスXOから第一のマークアドレスX+旧
までの、任意の長さに設定された第一の再生アドレス領
域X1、更には、第二のマークアドレスXm2から最終
アドレスXInaXまでの、任意の長さに設定された第
三の再生アドレス領MX3についてのリピート演奏も可
能となるので、先の演奏により、すでに、キーイベント
データ記憶手段Mに記憶されている一連の記憶データの
うちの任意の部分を該記憶手段Mから繰り返して読み出
すことが有効である、修正処理後の確認作業や、リフ演
奏に際しては、第一、第二のマークアドレスX1旧、X
+112を適切に設定すれば、一連の記憶データのうち
、繰り返して読み出されるべき任意の部分のアドレスを
、極めて容易に、第一、第二、第三の再生アドレス領域
X1、X2 、X3のいずれかの中に取り込んで、その
部分を含む記憶データ群について、局所的にリピート演
奏を行うことができ、もって、従来装置におけるリピー
ト演奏上の一切の制約から完全に解放され、作業上の不
自由さや、使用アドレスの増大を回避できるという優れ
た効果がある。
スXOから最終アドレスX+naxに至る全再生アドレ
ス領域を、該領域中の任意の箇所に互に独立に設定され
る第一のマークアドレスXI旧、及□び、第二のマーク
アドレス)(+nzでもって、先頭アドレスXOから第
一のマークアドレスX1旧までの第一の再生アドレス領
域X1. 第一のマークアドレスX1旧から第二のマー
クアドレスXIn2までの第二の再生アドレス領域X2
、及び、第二のマークアドレスから最終アドレス)(+
naxまでの第三の再生アドレス領域X3の三つの再生
アドレス領域に区分し、各再生アドレス領域X1、X2
、X3ごとに、その領域に記憶されている記憶データで
表わされる楽音のリピート演奏が可能となるように構成
したことにより、全再生アドレス領域中の任意の区間を
、第一、第二のマークアドレスX1旧、X+n2で挟む
ようにして、全再生アドレス領域中の任意の位置に、任
意の長さの、第二の再生アドレス領域X2を設定して、
該領域X2についてのリピート演奏が可能となるばかり
か、先頭アドレスXOから第一のマークアドレスX+旧
までの、任意の長さに設定された第一の再生アドレス領
域X1、更には、第二のマークアドレスXm2から最終
アドレスXInaXまでの、任意の長さに設定された第
三の再生アドレス領MX3についてのリピート演奏も可
能となるので、先の演奏により、すでに、キーイベント
データ記憶手段Mに記憶されている一連の記憶データの
うちの任意の部分を該記憶手段Mから繰り返して読み出
すことが有効である、修正処理後の確認作業や、リフ演
奏に際しては、第一、第二のマークアドレスX1旧、X
+112を適切に設定すれば、一連の記憶データのうち
、繰り返して読み出されるべき任意の部分のアドレスを
、極めて容易に、第一、第二、第三の再生アドレス領域
X1、X2 、X3のいずれかの中に取り込んで、その
部分を含む記憶データ群について、局所的にリピート演
奏を行うことができ、もって、従来装置におけるリピー
ト演奏上の一切の制約から完全に解放され、作業上の不
自由さや、使用アドレスの増大を回避できるという優れ
た効果がある。
加うるに、例えば、第一の再生アドレス領域X1につい
てのリピート演奏が終了した後、第一のマークアドレス
X+旧をクリアすれば、再牛歩進中のアドレス指定手段
RXにより指定される( 15 ) アドレスXは、後続の第二の再生アドレス領域X2へと
前進するので、特定数の小節群を所定回繰り返して演奏
した後、別の小節群の演奏へと前進するような演奏表現
を、極めて小量の使用アドレス数でもって実現できると
いう利点もある。
てのリピート演奏が終了した後、第一のマークアドレス
X+旧をクリアすれば、再牛歩進中のアドレス指定手段
RXにより指定される( 15 ) アドレスXは、後続の第二の再生アドレス領域X2へと
前進するので、特定数の小節群を所定回繰り返して演奏
した後、別の小節群の演奏へと前進するような演奏表現
を、極めて小量の使用アドレス数でもって実現できると
いう利点もある。
次いで、この発明に牽連する第二の発明の構成は、この
発明の構成に加えて、歩進中のアドレス指定手段RXに
より指定されるアドレスXと第一のマークアドレスX1
旧との位置関係を、X>X1nt、X=X+nl、Xm
t<Xの三つの状態に区分して、各状態を第一のマーク
表示素子DMfにて表示し、該アドレスXと第二のマー
クアドレスX+n2との位置関係を、上述のアドレスX
−第一のマークアドレスX1n1間の位置関係とは独立
に、X > XIr+z、X = X 、 X+nz
< X (7)三ツノ状態に区分して、各状態を第二の
マーク表示素子DM2にて表示するように構成したこと
により、第10図に示されるように、アドレス指定手段
R,Xにより指定されるアドレスXと、第一、第二の(
16) マークアドレスX+r++、Xm2との位置関係により
区分される五つの状態、即ち、Xo < X < Xm
t、X = X+nx 、 X+nx< X < X
+n2、X = X +n 2、Xm2<X < Xm
axを極めて簡潔な構成でもって、手際よ(、判然と表
示できるので、この発明の効果に加えて、装置の操作性
が格段に向上するという優れた効果もある。
発明の構成に加えて、歩進中のアドレス指定手段RXに
より指定されるアドレスXと第一のマークアドレスX1
旧との位置関係を、X>X1nt、X=X+nl、Xm
t<Xの三つの状態に区分して、各状態を第一のマーク
表示素子DMfにて表示し、該アドレスXと第二のマー
クアドレスX+n2との位置関係を、上述のアドレスX
−第一のマークアドレスX1n1間の位置関係とは独立
に、X > XIr+z、X = X 、 X+nz
< X (7)三ツノ状態に区分して、各状態を第二の
マーク表示素子DM2にて表示するように構成したこと
により、第10図に示されるように、アドレス指定手段
R,Xにより指定されるアドレスXと、第一、第二の(
16) マークアドレスX+r++、Xm2との位置関係により
区分される五つの状態、即ち、Xo < X < Xm
t、X = X+nx 、 X+nx< X < X
+n2、X = X +n 2、Xm2<X < Xm
axを極めて簡潔な構成でもって、手際よ(、判然と表
示できるので、この発明の効果に加えて、装置の操作性
が格段に向上するという優れた効果もある。
続いて、この発明及びそれに牽連する第二の発明の実施
例について、第4図以下の図面をも参照しつつ説明すれ
ば以下の通りである。
例について、第4図以下の図面をも参照しつつ説明すれ
ば以下の通りである。
第4図に示されるように、シークエンサ2は、マイクロ
プロセッサから成る演算処理部CPUを含み、該処理部
には、キーイベントデータ記憶手段Mを構成するランダ
ムアクセスメモリと、該ランダムアクセスメモリのアド
レスXを指定するアドレス指定手段RXを構成するアド
レスカウンタと、第一のマークアドレス記憶手段M1を
構成するレジスタと、第二のマークアドレス記憶手段M
2を構成するレジスタと、先頭アドレスレジスタRXo
と、最終アドレスレジスタRX+naxとが相互接続さ
れ、その入力ポート側には、マーク設定信号S1を生成
するマークスイッチSW1と、リピート指令信号S2を
生成するリピートスイッチSW2と、第一、第二のマー
クアドレス記憶手段M1、Mlをクリアするためのクリ
アスイッチSW3と、先頭アドレスXO1最終アドレス
)(Inaxを設定するための符号設定器DSとが接続
され、更に、その出力ポート側には、マーク表示手段D
ISが接続され、該表示手段には、アドレスXと第一の
マークアドレスX1旧の位置関係に関する三つの状態を
表示する第一のマーク表示素子1)Mlと、同様に、ア
ドレスXと第二のマークアドレスXmzのそれを表示す
る第二のマーク表示素子DM2が設けられる。
プロセッサから成る演算処理部CPUを含み、該処理部
には、キーイベントデータ記憶手段Mを構成するランダ
ムアクセスメモリと、該ランダムアクセスメモリのアド
レスXを指定するアドレス指定手段RXを構成するアド
レスカウンタと、第一のマークアドレス記憶手段M1を
構成するレジスタと、第二のマークアドレス記憶手段M
2を構成するレジスタと、先頭アドレスレジスタRXo
と、最終アドレスレジスタRX+naxとが相互接続さ
れ、その入力ポート側には、マーク設定信号S1を生成
するマークスイッチSW1と、リピート指令信号S2を
生成するリピートスイッチSW2と、第一、第二のマー
クアドレス記憶手段M1、Mlをクリアするためのクリ
アスイッチSW3と、先頭アドレスXO1最終アドレス
)(Inaxを設定するための符号設定器DSとが接続
され、更に、その出力ポート側には、マーク表示手段D
ISが接続され、該表示手段には、アドレスXと第一の
マークアドレスX1旧の位置関係に関する三つの状態を
表示する第一のマーク表示素子1)Mlと、同様に、ア
ドレスXと第二のマークアドレスXmzのそれを表示す
る第二のマーク表示素子DM2が設けられる。
なお、該処理部(、’PTJの入力ポート側に、鍵盤装
置1が、そして、その出力ポ−ト側に、音源装置3が接
続可能である点は従来装置と同様である。
置1が、そして、その出力ポ−ト側に、音源装置3が接
続可能である点は従来装置と同様である。
更に、上記構成中、再生歩進中のアドレス指定手段RX
により指定可能なキーイベントデータ記憶手段Mのアド
レスX、即ち、全再生アドレス領域と、前述の符号設定
器DSにて設定され、先頭アドレスレジスターt、Xo
、最終アドレスレジスタRXmaxに、それぞれ、記憶
される先頭アドレスXO,最終アドレスX+naxと、
第一のマークアドレス記憶手段M1に記憶される第一の
マークアドレスX+nlと、第二のマークアドレス記憶
手段M2に記憶される第二のマークアドレスXIn2と
の位置関係を示す説明図が第5図である。
により指定可能なキーイベントデータ記憶手段Mのアド
レスX、即ち、全再生アドレス領域と、前述の符号設定
器DSにて設定され、先頭アドレスレジスターt、Xo
、最終アドレスレジスタRXmaxに、それぞれ、記憶
される先頭アドレスXO,最終アドレスX+naxと、
第一のマークアドレス記憶手段M1に記憶される第一の
マークアドレスX+nlと、第二のマークアドレス記憶
手段M2に記憶される第二のマークアドレスXIn2と
の位置関係を示す説明図が第5図である。
なお、同図中、Xl、X2、X3は、それぞれ、第一、
第二、第三の再生アドレス領域を示すものである。
第二、第三の再生アドレス領域を示すものである。
そして、第3図中の、マークアドレス割り当て手段A、
リピート演奏制御手段B、及び、第ログラムの実行によ
り実現される機能実現手段であって、そのプログラムの
フローチャートが第生図〜第9図に示される。
リピート演奏制御手段B、及び、第ログラムの実行によ
り実現される機能実現手段であって、そのプログラムの
フローチャートが第生図〜第9図に示される。
かかる構成において、再生演奏に際しては、(19)
先ず、演算処理部CPUが作動を開始すると(第6図a
)、該処理部CPUは音楽進行の時間的基準としての演
奏クロックを検出して(第6図b)、該クロックを検出
するたびに、演奏カウンタをデクリメントする(第6図
C)。
)、該処理部CPUは音楽進行の時間的基準としての演
奏クロックを検出して(第6図b)、該クロックを検出
するたびに、演奏カウンタをデクリメントする(第6図
C)。
次いで、該カウンタの内容が0になったか否かを判定し
く第6図d)、その判定結果がYESとなるまでは、後
に詳述する、後続の処理(第6図A、13、C)と併わ
せて、演奏カウンタのデクリメント処理(第6図b−d
)を繰り返し実行する。
く第6図d)、その判定結果がYESとなるまでは、後
に詳述する、後続の処理(第6図A、13、C)と併わ
せて、演奏カウンタのデクリメント処理(第6図b−d
)を繰り返し実行する。
演奏カウンタには、後述の処理(第6図f)で明らかに
なるように、直前のキーイベントデータで特定されるキ
ーイベントからの経過時間を表わすイベント間隔コード
が予めプリセットされているので、上記処理(第6図b
−d)の繰り返し実行により、イベント間隔が形成され
る。
なるように、直前のキーイベントデータで特定されるキ
ーイベントからの経過時間を表わすイベント間隔コード
が予めプリセットされているので、上記処理(第6図b
−d)の繰り返し実行により、イベント間隔が形成され
る。
上記判定結果(第6図d)がYESになると、キーイベ
ントデータ記憶手段Mの、アドレス指(20) 足手段R,Xにより指定されるアドレスXから次のキー
イベントデータを含む記憶データを読み出して(第6図
e)、イベント間隔コードの部分を演奏カウンタにプリ
セットして(第6図f)から、アドレス指定手段11X
を歩進させて、キーイベントデータ記憶手段Mの、次の
アドレスを指定する(第6図g)。
ントデータ記憶手段Mの、アドレス指(20) 足手段R,Xにより指定されるアドレスXから次のキー
イベントデータを含む記憶データを読み出して(第6図
e)、イベント間隔コードの部分を演奏カウンタにプリ
セットして(第6図f)から、アドレス指定手段11X
を歩進させて、キーイベントデータ記憶手段Mの、次の
アドレスを指定する(第6図g)。
続いて、演算処理部CPUは、読み出されたキーイベン
トデータを、後続の装置、典型的には、音源装置3に対
して出力して(第6図h)から、後続の処理(第6図A
、B、C)を実行し、更に、かかる再生歩進中のアドレ
ス指定手段RXにより指定されるアドレスXが、最終ア
ドレスレジスタ1%)Qnaxに記憶されている最終ア
ドレス)(Inaxに到達するまでは(第6図g)、前
述のように、アドレス指定手段RXを歩進させながら(
第6図g)、上記処理(第6図b−4/h、A、B、C
,y)を繰り返し実行し、該アドレスXが最終アドレス
)(Inaxに到達したときに停止する(第6図2)。
トデータを、後続の装置、典型的には、音源装置3に対
して出力して(第6図h)から、後続の処理(第6図A
、B、C)を実行し、更に、かかる再生歩進中のアドレ
ス指定手段RXにより指定されるアドレスXが、最終ア
ドレスレジスタ1%)Qnaxに記憶されている最終ア
ドレス)(Inaxに到達するまでは(第6図g)、前
述のように、アドレス指定手段RXを歩進させながら(
第6図g)、上記処理(第6図b−4/h、A、B、C
,y)を繰り返し実行し、該アドレスXが最終アドレス
)(Inaxに到達したときに停止する(第6図2)。
続いて、演算処理部CP Uが上記一連の処理過程中で
処理Aを実行するに際しては、先ず、マークスイッチS
W1がオンであるか否か、即ち、マーク設定信号S1が
到来しているか否かを判定する(第T図a)が、マーク
スイッチSW1が操作されずに、オフに留まっていると
きは、次いで、フラグを「0」にリセットして(第6図
b)から、クリアスイッチSW3の状態を判別しく第6
図C)、該スイッチSW3がオフであるときは、そのま
ま、処理Bに移行し、一方、該スイッチSW3がオンで
あるときは、第一、第二のマークアドレス記憶手段M1
、M2の各々に対して、第一、第二のマークアドレスX
1旧、 X+n2が記憶されていないこと(以下、空状
態という)を表わす−1を記憶することにより、該記憶
手段M1、M2をクリアして(第6図d)から、処理B
に移行する。
処理Aを実行するに際しては、先ず、マークスイッチS
W1がオンであるか否か、即ち、マーク設定信号S1が
到来しているか否かを判定する(第T図a)が、マーク
スイッチSW1が操作されずに、オフに留まっていると
きは、次いで、フラグを「0」にリセットして(第6図
b)から、クリアスイッチSW3の状態を判別しく第6
図C)、該スイッチSW3がオフであるときは、そのま
ま、処理Bに移行し、一方、該スイッチSW3がオンで
あるときは、第一、第二のマークアドレス記憶手段M1
、M2の各々に対して、第一、第二のマークアドレスX
1旧、 X+n2が記憶されていないこと(以下、空状
態という)を表わす−1を記憶することにより、該記憶
手段M1、M2をクリアして(第6図d)から、処理B
に移行する。
かかる状態下で、マークスイッチSW1がオンに操作さ
れて、一つのマーク設定信号S1が供給されると、該処
理部CPUは、該スイッチSW1のオンを判別して(第
7図a)から、更に、フラグを判別する(第T図e)が
、この時点では、フラグは、すでに、「o」にリセット
されている(第T図b)ので、次いで、そのフラグを「
1」にセットしく第7図f)、後続の処理を経て、処理
Bに移行する。
れて、一つのマーク設定信号S1が供給されると、該処
理部CPUは、該スイッチSW1のオンを判別して(第
7図a)から、更に、フラグを判別する(第T図e)が
、この時点では、フラグは、すでに、「o」にリセット
されている(第T図b)ので、次いで、そのフラグを「
1」にセットしく第7図f)、後続の処理を経て、処理
Bに移行する。
そして、−巡処理後、マークスイッチSW1が継続的に
オンに留まっていても(第T図a)、−巡後の処理では
、フラグが、すでに、「1」にセットされている(第T
図f)ので、「1」のフラグを判別しく第7図e)、そ
のまま、処理Bに移行する。
オンに留まっていても(第T図a)、−巡後の処理では
、フラグが、すでに、「1」にセットされている(第T
図f)ので、「1」のフラグを判別しく第7図e)、そ
のまま、処理Bに移行する。
上記処理(第7図す、e、f)により、マークスイッチ
8W1が継続的にオンになっていても、一つのマーク設
定信号S1として処理されることとなる。
8W1が継続的にオンになっていても、一つのマーク設
定信号S1として処理されることとなる。
続いて、一つのマーク設定信号S1に応答して、演算処
理部CPUは、第一のマークアドレス記憶手段M1が空
状態であるか否かを判別しく第7図g)、それが、空状
態であるときは、その時点でのアドレスXを第一のマー
クアドレス記憶(23) 手段M1に記憶して(第γ図h)から、処理Bに移行す
る。
理部CPUは、第一のマークアドレス記憶手段M1が空
状態であるか否かを判別しく第7図g)、それが、空状
態であるときは、その時点でのアドレスXを第一のマー
クアドレス記憶(23) 手段M1に記憶して(第γ図h)から、処理Bに移行す
る。
一方、その時点で、すでに、該記憶手段M1に第一のマ
ークアドレスX1旧が記憶されている(第7図g)とき
は、次いで、第二のマークアドレス記憶手段M2が空状
態であるか否かを判別しく第T図i)、それが、空状態
であるときは、その時点でのアドレスXが、第一のマー
クアドレス記憶手段M1に、すでに、記憶されている第
一のマークアドレスX+nlよりも小であるか否かを判
別しく第T図j)、更に、その判定結果がYESである
ときは、該第−のマークアドレスXm tを、第二のマ
ークアドレスX112として、第二のマークアドレス記
憶手段M2に記憶して(第T図k)から、その時点での
アドレスXを、第一のマークアドレスX1旧として、第
一のマークアドレス記憶手段M1に記憶して(第7図h
)、処理B→こ移行する。
ークアドレスX1旧が記憶されている(第7図g)とき
は、次いで、第二のマークアドレス記憶手段M2が空状
態であるか否かを判別しく第T図i)、それが、空状態
であるときは、その時点でのアドレスXが、第一のマー
クアドレス記憶手段M1に、すでに、記憶されている第
一のマークアドレスX+nlよりも小であるか否かを判
別しく第T図j)、更に、その判定結果がYESである
ときは、該第−のマークアドレスXm tを、第二のマ
ークアドレスX112として、第二のマークアドレス記
憶手段M2に記憶して(第T図k)から、その時点での
アドレスXを、第一のマークアドレスX1旧として、第
一のマークアドレス記憶手段M1に記憶して(第7図h
)、処理B→こ移行する。
しかし、上記判定結果(第T図j)がNoであるときは
、更に、その時点でのアドレスXが(24) 第一のマークアドレス記憶手段M1に、すでに、記憶さ
れている第一のマークアドレスX1nlよりも大である
か否かを判別しく第7図1)、その判定結果がYESで
あるときは、その時点でのアドレスXを第二のマークア
ドレス記憶手段M2に記憶して(第7図m)から、処理
Bに移行し、一方、その判定結果(第7図1)がNoで
あるとき、即ち、その時点でのアドレスXが第一のマー
クアドレス記憶手段M1に、すでに、記憶されている第
一のマークアドレスXmlに等しいときは、そのまま処
理Bに移行する。
、更に、その時点でのアドレスXが(24) 第一のマークアドレス記憶手段M1に、すでに、記憶さ
れている第一のマークアドレスX1nlよりも大である
か否かを判別しく第7図1)、その判定結果がYESで
あるときは、その時点でのアドレスXを第二のマークア
ドレス記憶手段M2に記憶して(第7図m)から、処理
Bに移行し、一方、その判定結果(第7図1)がNoで
あるとき、即ち、その時点でのアドレスXが第一のマー
クアドレス記憶手段M1に、すでに、記憶されている第
一のマークアドレスXmlに等しいときは、そのまま処
理Bに移行する。
上記一連の処理過程は、第一、第二のマークアドレス記
憶手段M1 、M2のいずれか一方だけが空状態である
場合に関するものであるが、該記憶手段M1、M’lが
共に空状態である場合には、例えば、一つのマーク設定
信号S1について、前述同様に、第6図a−+4→f
−e−g +hの処理を実行した後、再度のマークスイ
ッチSW1の操作により、もう一つのマーク設定信号S
1が供給されると、その時点で、演算処理部CPUは、
これに関しても、前述同様に、第6図a−+e→fの処
理を実行して、第6図gの判定に移行するが、この場合
には、その判定結果が必ずNOとなるので、もう一つの
マーク設定信号S1に関しては、必ず第6図gの処理以
後の処理が実行される。
憶手段M1 、M2のいずれか一方だけが空状態である
場合に関するものであるが、該記憶手段M1、M’lが
共に空状態である場合には、例えば、一つのマーク設定
信号S1について、前述同様に、第6図a−+4→f
−e−g +hの処理を実行した後、再度のマークスイ
ッチSW1の操作により、もう一つのマーク設定信号S
1が供給されると、その時点で、演算処理部CPUは、
これに関しても、前述同様に、第6図a−+e→fの処
理を実行して、第6図gの判定に移行するが、この場合
には、その判定結果が必ずNOとなるので、もう一つの
マーク設定信号S1に関しては、必ず第6図gの処理以
後の処理が実行される。
更には、第一、第二のマークアドレス記憶手段A、f1
、 Mi2が両方共空状態でない場合には、第6図g
s iの判定結果が共にNOとなるので、何の処理も
行われない。
、 Mi2が両方共空状態でない場合には、第6図g
s iの判定結果が共にNOとなるので、何の処理も
行われない。
上記一連の処理Aにより、第一のマークアドレス記憶手
段M1には、第一のマークアドレスX+ntが、そして
、第二のマークアドレス記憶手段M2には、第一のマー
クアドレスX1旧よりも大なる第二のマークアドレスX
+n2が割り当てられ、か(して、マークアドレス割り
当て手段Aが実現されるものである。
段M1には、第一のマークアドレスX+ntが、そして
、第二のマークアドレス記憶手段M2には、第一のマー
クアドレスX1旧よりも大なる第二のマークアドレスX
+n2が割り当てられ、か(して、マークアドレス割り
当て手段Aが実現されるものである。
続いて、演算処理部CP Uが、後続の処理Bを実行す
るに際しては、先ず、リピートスイッチSW2がオンで
あるか否か、即ち、リピート指令信号S2が到来してい
るか否かを判定する(第8図g)が、リピートスイッチ
8W2が操作されずに、オフに留まっているときは、何
らの処理も実行せずに、後続の処理Cに移行する。
るに際しては、先ず、リピートスイッチSW2がオンで
あるか否か、即ち、リピート指令信号S2が到来してい
るか否かを判定する(第8図g)が、リピートスイッチ
8W2が操作されずに、オフに留まっているときは、何
らの処理も実行せずに、後続の処理Cに移行する。
そして、リピートスイッチSW2がオンに操作されて、
リピート指令信号S2が供給されると、該処理部(、’
PUは、該スイッチSW2のオンを判別して(第8図g
)から、その時点でのアドレスXが最終アドレス)(+
naxに到達しているか否かを判定しく第8図b)、そ
の判定結果がYESであるときは、第二のマークアドレ
ス記ff1手段M2から第二のマークアドレスXm2を
読み出して、これを、再牛歩進中のアドレス指定手段R
Xにセットして(第8図C)、該指定手段RXにより指
定されるキーイベントデータ記憶手段MのアドレスXを
第二のマークアドレスXIr12に戻してから、後続の
処理Cに移行し、これにより、第5図に示される第三の
再生アドレス領域X3内のアドレスを循環的に指定する
。
リピート指令信号S2が供給されると、該処理部(、’
PUは、該スイッチSW2のオンを判別して(第8図g
)から、その時点でのアドレスXが最終アドレス)(+
naxに到達しているか否かを判定しく第8図b)、そ
の判定結果がYESであるときは、第二のマークアドレ
ス記ff1手段M2から第二のマークアドレスXm2を
読み出して、これを、再牛歩進中のアドレス指定手段R
Xにセットして(第8図C)、該指定手段RXにより指
定されるキーイベントデータ記憶手段MのアドレスXを
第二のマークアドレスXIr12に戻してから、後続の
処理Cに移行し、これにより、第5図に示される第三の
再生アドレス領域X3内のアドレスを循環的に指定する
。
上記判定結果(第8図b)がNoであるときは、該処理
部CPUは、続いて、その時点での(2T ) アドレスXが第二のマークアドレスXrn+に到達して
いるか否かを判定しく第8図g)、その判定結果がYE
Sであるときは、第一のマークアドレス記憶手段M1か
ら第一のマークアドレスX+ntを読み出して、これを
アドレス指定手段RXにセットして(第8図e)、アド
レスXを第一のマークアドレスX1旧に戻してから、後
続の処理Cに移行し、これにより、第5図に示される第
二の再生アドレス領域X2内のアドレスを循環的に指定
する。
部CPUは、続いて、その時点での(2T ) アドレスXが第二のマークアドレスXrn+に到達して
いるか否かを判定しく第8図g)、その判定結果がYE
Sであるときは、第一のマークアドレス記憶手段M1か
ら第一のマークアドレスX+ntを読み出して、これを
アドレス指定手段RXにセットして(第8図e)、アド
レスXを第一のマークアドレスX1旧に戻してから、後
続の処理Cに移行し、これにより、第5図に示される第
二の再生アドレス領域X2内のアドレスを循環的に指定
する。
上記判定結果(第8図g)がNOであるときは、該処理
部CPUは、更に続いて、その時点でのアドレスXが第
一のマークアドレスX+ntに到達しているか否かを判
定しく第8図f)、その判定結果がYESであるときは
、先頭アドレスXOをアドレス指定手段RXにセットし
て(第8図g)、アドレスXを先頭アドレスXOに戻し
てから、後続の処理Cに移行し、これにより、第5図に
示される第一の再生アドレス領域X1内のアドレスを循
環的に指定する。そして、上記判定結果(第8図f)(
28) もN、0であるときは、そのまま、後続の処理Cに移行
する。
部CPUは、更に続いて、その時点でのアドレスXが第
一のマークアドレスX+ntに到達しているか否かを判
定しく第8図f)、その判定結果がYESであるときは
、先頭アドレスXOをアドレス指定手段RXにセットし
て(第8図g)、アドレスXを先頭アドレスXOに戻し
てから、後続の処理Cに移行し、これにより、第5図に
示される第一の再生アドレス領域X1内のアドレスを循
環的に指定する。そして、上記判定結果(第8図f)(
28) もN、0であるときは、そのまま、後続の処理Cに移行
する。
上記一連の処理Bにより、第一、第二、第三の再生アド
レス領域X1〜X3の各々についてのリピート演奏が可
能となり、かくして、リピート演奏制御手段Bが実現さ
れるものである。
レス領域X1〜X3の各々についてのリピート演奏が可
能となり、かくして、リピート演奏制御手段Bが実現さ
れるものである。
続いて、後続の処理Cに移行した演算処理部CPUは、
先ず、処理C1を実行する。
先ず、処理C1を実行する。
即ち、先ず、第一のマークアドレス記憶手段M1が空状
態か否かを判定しく第9図g)、その判定結果がYES
であるときは、そのまま、後続の処理C2に移行するが
、その判定結果がNOであるときは、続いて、その時点
でのアドレスXが第一のマークアドレスX+rrlより
小であるか否かを判定しく第9図b)、その判定結果が
YESであるときは、マーク表示手段DISの第一のマ
ーク表示素子DI’vHに対して、第一マーク下領域表
示信号S3を出力し、これに対応する状態を表示させて
(第9図C)から、後続の処理C2に移行する。
態か否かを判定しく第9図g)、その判定結果がYES
であるときは、そのまま、後続の処理C2に移行するが
、その判定結果がNOであるときは、続いて、その時点
でのアドレスXが第一のマークアドレスX+rrlより
小であるか否かを判定しく第9図b)、その判定結果が
YESであるときは、マーク表示手段DISの第一のマ
ーク表示素子DI’vHに対して、第一マーク下領域表
示信号S3を出力し、これに対応する状態を表示させて
(第9図C)から、後続の処理C2に移行する。
一方、上記判定結果(第9図b)がNOであるときは、
該処理部e P Uは、続いて、その時点でのアドレス
Xが第一のマークアドレスXmlよりも大であるか否か
を判定しく第9図d)、その判定結果がNOであるとき
は、即ち、該アドレスXが該マークアドレスX+nxに
等しいときは、前記第一のマーク表示素子DM1に対し
て第一マーク通過表示信号S4を出力し、これに対応す
る状態を表示させて(第9図e)から、後続の処理C2
に移行し、−上記判定結果(第9図d)がYESである
ときは、前記第一のマーク表示素子【)Mlに対して、
第一マーク上領域表示信号S5を出力し、これに対応す
る状態を表示させて(第9図f)から、後続の処理C2
に移行する。
該処理部e P Uは、続いて、その時点でのアドレス
Xが第一のマークアドレスXmlよりも大であるか否か
を判定しく第9図d)、その判定結果がNOであるとき
は、即ち、該アドレスXが該マークアドレスX+nxに
等しいときは、前記第一のマーク表示素子DM1に対し
て第一マーク通過表示信号S4を出力し、これに対応す
る状態を表示させて(第9図e)から、後続の処理C2
に移行し、−上記判定結果(第9図d)がYESである
ときは、前記第一のマーク表示素子【)Mlに対して、
第一マーク上領域表示信号S5を出力し、これに対応す
る状態を表示させて(第9図f)から、後続の処理C2
に移行する。
上記処理C1により、アドレスXと、第一のマークアド
レスXln+との位置関係を三つの状態に区分して表示
することができ、かくして、第一のマーク表示制御手段
C1が実現されるものである。
レスXln+との位置関係を三つの状態に区分して表示
することができ、かくして、第一のマーク表示制御手段
C1が実現されるものである。
次いで、処理C1の実行を終了した演算処理部CPUは
、処理C2に移行する。
、処理C2に移行する。
そして、この処理C2を構成する、第9図g→11−+
jの各処理は、それぞれ、上述の処理C1を構成する、
第9図B −* l)→dの各処理に対応するものであ
って、ここでは、アドレスXと、第二のマークアドレス
X+n2との位置関係について実行され、上述の第一マ
ーク下領域表示信号S3、第一マーク通過表示信号S4
、第一マーク上領域表示信号S5の各々に対応する第二
マーク下領域表示信号S6、第二マーク通過表示信号s
y、第二マーク上領域表示信号8Bがマーク表示手段D
ISの第二のマーク表示素子DM2に対して、出力され
、該表示素子DM2は、該表示信号86.87,88の
各々に対応する三つの状態を表示する(第9図i、 k
、1)。
jの各処理は、それぞれ、上述の処理C1を構成する、
第9図B −* l)→dの各処理に対応するものであ
って、ここでは、アドレスXと、第二のマークアドレス
X+n2との位置関係について実行され、上述の第一マ
ーク下領域表示信号S3、第一マーク通過表示信号S4
、第一マーク上領域表示信号S5の各々に対応する第二
マーク下領域表示信号S6、第二マーク通過表示信号s
y、第二マーク上領域表示信号8Bがマーク表示手段D
ISの第二のマーク表示素子DM2に対して、出力され
、該表示素子DM2は、該表示信号86.87,88の
各々に対応する三つの状態を表示する(第9図i、 k
、1)。
かくして、上記処理C゛2により、第二のマーク表示制
御手段C2が実現されるものである。
御手段C2が実現されるものである。
付言すれば、上記処理C1の実行を終了した演算処理部
(、’PUがアドレス指定手段RXを歩進させながら、
該指定手段比Xにより指定されるアドレスXが最終アド
レス)(+nax に到達するま(31) で(第9図y、第6図y)、上記一連の処理を繰り返し
実行することは前述した通りである。
(、’PUがアドレス指定手段RXを歩進させながら、
該指定手段比Xにより指定されるアドレスXが最終アド
レス)(+nax に到達するま(31) で(第9図y、第6図y)、上記一連の処理を繰り返し
実行することは前述した通りである。
そして、上述の第一、第二のマーク表示制御手段C1、
C2から出力される各表示信号83〜S8と、全再生ア
ドレス領域中のアドレスXとの対応関係は、より詳細に
は、第10図に示されるようなものである。
C2から出力される各表示信号83〜S8と、全再生ア
ドレス領域中のアドレスXとの対応関係は、より詳細に
は、第10図に示されるようなものである。
即ち、アドレスXが第一の再生アドレス領域X1内の位
置を占めるときは、第一マーク下領域表示信号S3と、
第二マーク下領域表示信号S6とが同時的に出力される
ので、第一、第二のマーク表示素子DM1、DM2は、
第10図(A)の表示状態を呈し、アドレスXが第一の
マークアドレスX+nlに一致しているときは、第一マ
ーク通過表示信号S4と、第二マーク下領域表示信号S
6とが同時的に出力されるので、該表示素子DM1、D
M2は、第10図(Blの表示状態を呈し、アドレスX
が第二の再生アドレス領域X2内の位置を占めるときは
、第一マーク上領域表示信号S5と、第二マーク下領域
表示信号S6とが同時的に出力されるので、(32) 該表示素子DM1、DM2は、第10図(C)の表示状
態を呈し、アドレスXが第二のマークアドレスX+n2
と一致しているときは、第一マーク上領域表示信号S5
と、第二マーク通過表示信号Sγとが同時的に出力され
るので、該表示素子1)Ml、DM2は、第10図(D
)の表示状態を呈し、更に、アドレスXが第三の再生ア
ドレス領域X3内の位置を占めるときは、第一マーク上
領域表示信号S5と、第二マーク上領域表示信号S8と
が同時的に出力されるので、該表示素子Df’vN、D
M2は、第10図(E)の表示状態を呈する。
置を占めるときは、第一マーク下領域表示信号S3と、
第二マーク下領域表示信号S6とが同時的に出力される
ので、第一、第二のマーク表示素子DM1、DM2は、
第10図(A)の表示状態を呈し、アドレスXが第一の
マークアドレスX+nlに一致しているときは、第一マ
ーク通過表示信号S4と、第二マーク下領域表示信号S
6とが同時的に出力されるので、該表示素子DM1、D
M2は、第10図(Blの表示状態を呈し、アドレスX
が第二の再生アドレス領域X2内の位置を占めるときは
、第一マーク上領域表示信号S5と、第二マーク下領域
表示信号S6とが同時的に出力されるので、(32) 該表示素子DM1、DM2は、第10図(C)の表示状
態を呈し、アドレスXが第二のマークアドレスX+n2
と一致しているときは、第一マーク上領域表示信号S5
と、第二マーク通過表示信号Sγとが同時的に出力され
るので、該表示素子1)Ml、DM2は、第10図(D
)の表示状態を呈し、更に、アドレスXが第三の再生ア
ドレス領域X3内の位置を占めるときは、第一マーク上
領域表示信号S5と、第二マーク上領域表示信号S8と
が同時的に出力されるので、該表示素子Df’vN、D
M2は、第10図(E)の表示状態を呈する。
かくして、第一、第二のマーク表示素子DM1、DM2
を有するマーク表示手段DISからは、アドレスXと、
第一、第二のマークアドレスX1旧、X112との位置
関係により区分される五つの状態の判然とした表示が得
られるものである。
を有するマーク表示手段DISからは、アドレスXと、
第一、第二のマークアドレスX1旧、X112との位置
関係により区分される五つの状態の判然とした表示が得
られるものである。
第1図、第2図は、従来のシークエンサに関するもので
あり、第1図は、周辺構成要素との係わり合いを示すブ
ロック図、第2図は、シーク工ンサに記憶される記憶デ
ータの構成を示す説明図である。 第3図は、この発明、及び、これに牽連する第二の発明
の構成を示す機能ブロック図(クレーム対応図)である
。 第4図〜第10図は、この発明及びこれに牽連する第二
の発明の実施例に関するものであり、第4図は、そのハ
ードウェア上の構成を示すブロック図、第5図は、全再
生アドレス領域中での、先頭アドレスXo、第一、第二
のマークアトL/ スX+nt 、 X+r+z、及び
、最終アドレスX+naxとの位置関係を例示する説明
図、第6図〜第9図は、演算処理部CPUで実行される
プログラムのフローチャート、第10図は、アドレスX
と、i−1第二のマークアドレスX+旧、 X+nz
、!:の位置関係により区分される表示状態を示す説明
図である。 M・・・・・・キーイベントデータ記憶手段R,X・・
・アドレス指定手段 Ml ・・・第一のマークアドレス記憶手段M2・・
・第二のマークアドレス記憶手段])IS・・・マーク
表示手段 DMl・・・第一のマーク表示素子 DM2・・・第二のマーク表示素子 A・・・・・・マークアドレス割り当て手段B・・・・
・・リピート演奏制御手段 C1・・・・・・第一のマーク表示制御手段C2−・・
・・・第二のマーク表示制御手段S1・・・・・・マー
ク設定信号 S2・・・・・・リピート指令信号 XO・・・・・・先頭アドレス )(+nax崇・最終アドレス X10.1゛C・・第一のマークアドレス)(+n2・
・・第二のマークアドレスx1、X2、X3、・・・・
・・第一、第二、第三の再生アドレス領域 特許出願人 ローランド株式会社
あり、第1図は、周辺構成要素との係わり合いを示すブ
ロック図、第2図は、シーク工ンサに記憶される記憶デ
ータの構成を示す説明図である。 第3図は、この発明、及び、これに牽連する第二の発明
の構成を示す機能ブロック図(クレーム対応図)である
。 第4図〜第10図は、この発明及びこれに牽連する第二
の発明の実施例に関するものであり、第4図は、そのハ
ードウェア上の構成を示すブロック図、第5図は、全再
生アドレス領域中での、先頭アドレスXo、第一、第二
のマークアトL/ スX+nt 、 X+r+z、及び
、最終アドレスX+naxとの位置関係を例示する説明
図、第6図〜第9図は、演算処理部CPUで実行される
プログラムのフローチャート、第10図は、アドレスX
と、i−1第二のマークアドレスX+旧、 X+nz
、!:の位置関係により区分される表示状態を示す説明
図である。 M・・・・・・キーイベントデータ記憶手段R,X・・
・アドレス指定手段 Ml ・・・第一のマークアドレス記憶手段M2・・
・第二のマークアドレス記憶手段])IS・・・マーク
表示手段 DMl・・・第一のマーク表示素子 DM2・・・第二のマーク表示素子 A・・・・・・マークアドレス割り当て手段B・・・・
・・リピート演奏制御手段 C1・・・・・・第一のマーク表示制御手段C2−・・
・・・第二のマーク表示制御手段S1・・・・・・マー
ク設定信号 S2・・・・・・リピート指令信号 XO・・・・・・先頭アドレス )(+nax崇・最終アドレス X10.1゛C・・第一のマークアドレス)(+n2・
・・第二のマークアドレスx1、X2、X3、・・・・
・・第一、第二、第三の再生アドレス領域 特許出願人 ローランド株式会社
Claims (2)
- (1)楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Mと、該記
憶手段Mの、各キーイベントデータが読み出されるべき
アドレスXを指定するアドレス指定手段RXとを備えた
電子楽器のためのシークエンサにおいて、アドレス指定
手段几Xが指定可能なアドレスXのうちの第一のマーク
アドレスXIn1を記憶する第一のマークアドレス記憶
手段M1と、アドレス指定手段RXが指定可能なアドレ
スXのうちの第二のマークアドレスX+n2を記憶する
第二のマークアドレス記憶手段M2と、任意の二つのマ
ーク設定信号S1の各供給時点にて、歩進中のアドレス
指定手段几Xが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスX1旧として
、第一のマークアドレス記憶手段M1に割り当て、大き
い方のアドレスを第二のマークアドレスX・1i°2と
して、第二のマークアドレス記憶手段M2に割り当てる
マークアドレス割り当て手段Aと、リピート指令信号S
2の供給期間内に、再生歩進中のアドレス指定手段几X
が指定するアドレスXが、第一のマークアドレスX+n
lに到達したことを判別して、該アドレス指定手段RX
に対して先頭アドレスXOをセットし、該アドレスXが
、第二のマークアドレスX112に到達したことを判別
して、第一のマークアドレス記憶手段M1から第一のマ
ークアドレスX+ntを読み出して、該アドレス指定手
段R,Xに対してセットし、更に、該アドレスXが、最
終アドレス)(+naxに到達したことを判別して、第
二のマークアドレス記憶手段M2から第二のマークアド
レスX+n+を読み出して、該アドレス指定手段RXに
対してセットするリピート演奏制御手段Bとを付設した
ことを特徴とするシークエンサ。 - (2)楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Mと、該記
憶手段Mの、各キーイベントデータが読み出されるべき
アドレスXを指定するアドレス指定手段ItXとを備え
た電子楽器のためのシークエンサにおいて、アドレス指
定手段RXが指定可能なアドレスXのうちの第一のマー
クアドレスX1旧を記憶する第一のマークアドレス記憶
手段M1と、アドレス指定手段几Xが指定可能なアドレ
スXのうちの第二のマークアドレスX+n2を記憶する
第二のマークアドレス記憶手段M2と、任意の二つのマ
ーク設定信号S1の各供給時点にて、歩進中のアドレス
指定手段RXが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスX+ntとし
て、第一のマークアドレス記憶手段M1に割り当て、大
きい方のアドレスを第二のマークアドレスX+nzとし
て、第二のマークアドレス記憶手段M2に割り当てるマ
ークアドレス割り当て手段Aと、リピート指令信号S2
の供給期間内に、再生歩進中のアドレス指定手段RXが
指定するアドレスXが、第一のマークアドレスX+nl
に到達したことを判別して、該アドレス指定手段RXに
対して先頭アドレスXOをセットし、該アドレスXが、
第二のマークアドレスX+n2に到達したことを判別し
て、第一のマークアドレス記憶手段M1から第一のマー
クアドレスX1旧を読み出して、該アドレス指定手段R
Xに対してセットし、更に、該アドレスXが、最終アド
レス)(maxに到達したことを判別して、第二のマー
クアドレス記憶手段M2から第二のマークアドレスX用
2を読み出して、該(3) アドレス指定手段RXに対してセットするリピート演奏
制御手段Bと、再牛歩進中のアドレス指定手段几Xが指
定しているアドレスXが第一のマークアドレスX1旧よ
りも小さいことを判別して、第一マーク下領域表示信号
S3を出力し、該アドレスXが第一のマークアドレスX
1旧に到達したことを判別して、第一マーク通過表示信
号S4を出力し、更に、該アドレスXが第一のマークア
ドレスX1旧よりも大きいことを判別して、第一マーク
上領域表示信号S5を出力する第一のマーク表示制御手
段C1と、再生歩進中のアドレス指定手段RXが指定し
ているアドレスXが第二のマークアドレスXIO2より
も小さいことを判別して、第二マーク下領域表示信号S
6を出力し、該アドレスXが第二のマークアドレスX+
n2に到達したことを判別して、第二マーク通過表示信
号Sγを出力し、更に、該アドレスXが第二のマークア
ドレスX112よりも大きいことを判別して、第二マー
ク上領域表示信号S8を出力する第二のマーク表示制御
手段C2と、第一のマーク表示側(4) 弾手段C1からの各表示信号S3、S4、S5に対応す
る三つの状態を表示可能な第一のマーク表示素子DM1
、及び、第二のマーク表示制御手段C2からの各表示
信号S6、sr%S8に対応する三つの状態を表示可能
な第二のマーク表示素子DM2を有するマーク表示手段
DISとを付設したことを特徴とするシークエンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58081492A JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58081492A JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59206894A true JPS59206894A (ja) | 1984-11-22 |
JPH0434758B2 JPH0434758B2 (ja) | 1992-06-08 |
Family
ID=13747890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58081492A Granted JPS59206894A (ja) | 1983-05-10 | 1983-05-10 | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59206894A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03105396A (ja) * | 1989-09-19 | 1991-05-02 | Roland Corp | 自動演奏装置 |
JPH0895564A (ja) * | 1994-09-22 | 1996-04-12 | Casio Comput Co Ltd | 自動演奏装置 |
-
1983
- 1983-05-10 JP JP58081492A patent/JPS59206894A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03105396A (ja) * | 1989-09-19 | 1991-05-02 | Roland Corp | 自動演奏装置 |
JPH0895564A (ja) * | 1994-09-22 | 1996-04-12 | Casio Comput Co Ltd | 自動演奏装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0434758B2 (ja) | 1992-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS59206894A (ja) | 電子楽器のための、リピ−ト演奏制御手段を備えたシ−クエンサ | |
JPS6222157B2 (ja) | ||
JP2565069B2 (ja) | 電子楽器 | |
US4502359A (en) | Electronic musical instrument | |
JP3705139B2 (ja) | 楽音演奏装置 | |
JP3508509B2 (ja) | 音源装置 | |
JP4353225B2 (ja) | 楽音形成装置 | |
JPH0313994A (ja) | 電子楽器 | |
JP5839156B2 (ja) | 楽音信号発生装置 | |
JPH0719150B2 (ja) | 電子楽器のアサイナ | |
JP2641851B2 (ja) | 自動演奏装置 | |
JPS5818695A (ja) | 電子楽器の自動伴奏装置 | |
JP3493763B2 (ja) | 画像制御装置 | |
JPH10198374A (ja) | 自動アルペジオ演奏装置 | |
JPH0764553A (ja) | 電子楽器 | |
JPH01177091A (ja) | 演奏操作入力装置 | |
JP2583377B2 (ja) | 自動演奏装置 | |
JPS5818690A (ja) | メロデイ演奏装置 | |
JPS6216440B2 (ja) | ||
JPS61290495A (ja) | 自動演奏装置 | |
JPH0746277B2 (ja) | 楽音発生装置 | |
JPH0827624B2 (ja) | 自動演奏装置 | |
JPS5952298A (ja) | 電子楽器 | |
JPH01177089A (ja) | 自動伴奏装置 | |
JP2002023753A (ja) | 電子楽器 |