JPS59206894A - Sequencer with repeat performance control means for electronic musical instrument - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は、電子楽器のためのシークエンサに係わり、
より詳細には、再生モードのシーク工ンサが、メモリ等
のキーイベントデータ記憶手段から、一連のキーイベン
トデータを含む記憶データの各々を逐次読み出すべ（、
該記憶手段のアドレスを、先頭アドレスから最終アドレ
スまで順次に指定する際に、該先頭アドレスから最終ア
ドレスに至る全再生アドレス領域を、該領域内に任意に
設定される二つのマークアドレスでもって三つの再生ア
ドレス領域に区分し、区分された三つの再生アドレス領
域のうちの、任意の一つの再生アドレス領域に含まれる
各アドレスを循環的に指定することにより、該区分され
た三つの再生アドレス領域の各々について、該領域に記
憶されている、キーイベントデータを含む記憶データで
表わされる楽音のリピート演奏を可能としたシークエン
サの改良に関するものであり、更に、この発明に牽連す
る第二の発明は、再生モードにて、キーイベントデータ
を含む記憶データを読み出すべ（、現に、指定されてい
る、キーイベントデータ記憶手段のアドレスと、上記二
つのマークアドレスとの位置関係を表示可能としたシー
クエンサの改良に関するものである。[Detailed Description of the Invention] The present invention relates to a sequencer for an electronic musical instrument,
More specifically, the sequencer in playback mode should sequentially read out each piece of stored data including a series of key event data from a key event data storage means such as a memory.
When specifying the addresses of the storage means sequentially from the first address to the last address, the entire playback address area from the first address to the last address is designated three times with two mark addresses arbitrarily set within the area. By dividing the playback address areas into three playback address areas and cyclically specifying each address included in any one of the three playback address areas, the three playback address areas are divided into three playback address areas. Each of the above relates to an improvement of a sequencer capable of repeatedly playing musical tones represented by stored data including key event data stored in the area.Furthermore, a second invention related to this invention is , In the playback mode, read out the stored data including the key event data. It is about improvement.

第１図に示されるように、この発明の対象であるシーク
エンサ２は、典型的には、鍵盤装置１と音源装置３との
間に接続されるものであって、該シークエンサには、押
されたキーに対応して鍵盤装置１から入力される一連の
データ、より詳細には、第２図に示されるように、押鍵
あるいは離鍵状態への移行をｒｌ」ｒＯ」符号で表わす
ステータスと、押されたキーの音高に対応する数値を２
進符号で表わして成るキーコードと、更に、必要に応じ
て、押鍵速度に対応する数値を２進符号で表わして成る
ダイナミックコード（第２図では省略）を付加して、一
つのキーイベント（特定のキーについての押鍵あるいは
離鍵の発生）を表現できるように構成されたキーイベン
トデータが供給される。As shown in FIG. 1, a sequencer 2, which is an object of the present invention, is typically connected between a keyboard device 1 and a sound source device 3, and the sequencer includes A series of data inputted from the keyboard device 1 corresponding to the key pressed, more specifically, as shown in FIG. , set the number corresponding to the pitch of the pressed key to 2
A key event is generated by adding a key code expressed in a binary code and, if necessary, a dynamic code (omitted in Fig. 2) consisting of a numerical value corresponding to the key pressing speed expressed in a binary code. Key event data configured to represent (occurrence of key press or key release for a specific key) is supplied.

該一連のキーイベントデータを受けて、シークエンサ２
は、記憶モードでは、後続する次のキーイベントまでに
経過した時間を計測して、その計測値を２進符号で表わ
して成るイベント間隔コードを各キーイベントデータご
とに付加して、記憶データを形成しながら、これを順次
にキーイベントデータ記憶手段に記憶して行き、一方、
再生モードでは、各記憶データのイベント間隔コードの
部分を解読しながら、次のイベントまでの時間が経過す
るたびに、記憶データを順次に該記憶手段から読み出し
て、ステータスとキーコードの部分（ダイナミックコー
ドが（７） 付加されている場合には、該コードも）を順次に出力す
る（以下、再生歩進という）ものである。Upon receiving the series of key event data, the sequencer 2
In storage mode, measures the time elapsed until the next subsequent key event, adds an event interval code that represents the measured value in binary code to each key event data, and stores the stored data. While forming, this is sequentially stored in the key event data storage means, and on the other hand,
In the playback mode, while decoding the event interval code part of each stored data, each time the time elapses until the next event, the stored data is sequentially read from the storage means, and the status and key code part (dynamic If the code (7) is added, the code (7) is also sequentially output (hereinafter referred to as reproduction step).

第１図中、後続する音源装置３は、シークエンサ２から
キーイベントデータの供給を受けて、該コードにより指
定される音高（ダイナミックコードが付加されている場
合には音量も）の楽音信号を該データの供給時点ごとに
、スピーカ等の発音体４に対して供給開始し、あるいは
供給停止し、これにより、該発音体から楽音による音楽
表現を得るものである。In FIG. 1, the succeeding sound source device 3 receives key event data from the sequencer 2 and generates a musical tone signal of the pitch (and volume if a dynamic code is added) specified by the code. Each time the data is supplied, the supply is started or stopped to the sounding body 4 such as a speaker, thereby obtaining a musical expression in the form of musical tones from the sounding body.

かかる従前のシークエンサに関しては、再生歩進が、最
終アドレスまで到達した時点、あるいは、先頭アドレス
から最終アドレスに至る全再生アドレス領域内に任意に
設定された唯一のマークアドレスまで到達した時点で、
循環的に先頭アドレスを指定することにより、リピート
演奏を可能とするものが知られてはいるものの、そのリ
ピート演奏は、全再生アドレス領域に記憶されている記
憶データで表わされる楽音、あ（８） るいは、先頭アドレスから唯一のマークアドレス間の再
生アドレス領域に記憶されている記憶データで表わされ
る楽音の範囲に限られてしまうものであったので、全再
生アドレス領域中で、任意の位置を占め、かつ、任意の
長さを有する再生アドレス領域、換言すれば、その先端
と後端が、それぞれ、全再生アドレス領域中で任意に設
定される再生アドレス領域に記憶されている記憶データ
で表わされる楽音をリピート演奏することはできなかっ
た。Regarding such conventional sequencers, when the playback step reaches the final address or reaches the only mark address arbitrarily set within the entire playback address area from the first address to the final address,
Although it is known that repeat performance is possible by cyclically specifying the first address, the repeat performance is limited to the musical tone represented by the memory data stored in the entire playback address area, A(8). ) Or, since it was limited to the range of musical tones represented by the memory data stored in the playback address area between the first address and the only mark address, it was possible to select any position within the entire playback address area. , and has an arbitrary length, in other words, the leading and trailing ends thereof are stored data stored in a reproduction address area that is arbitrarily set among all reproduction address areas. It was not possible to repeat the musical tones represented.

而して、従来のシークエンサでは、リピート演奏に関す
る再生アドレス領域が、上述のように、相当に制約され
ていたので、修正処理に際しての確認作業に不自由を来
たしたり、演奏に際してのリフ（同じフレーズを繰り返
して演奏する技法）の表現に多大の使用アドレスを割か
なければならないという欠点があった。In conventional sequencers, the playback address area for repeat performances is considerably restricted as mentioned above, which makes it difficult to confirm the correction process, and when playing riffs (same phrases). The disadvantage was that a large amount of address space had to be devoted to expressing the technique of repeatedly performing a song.

この発明の目的は、上記従来技術に基づく、電子楽器の
ためのシークエンサのリピート演奏上の制約による修正
確認作業の不自由さ等の問照点に鑑み、全再生アドレス
領域を、独立した任意の二つのマークアドレスでもって
三つの再生アドレス領域に区分し、区分された各再生ア
ドレス領域内のアドレスを循環的に順次に指定し、もっ
て、三つに区分された各再生アドレス領域内に記憶され
ている記憶データで表わされる楽音を、それぞれ、リピ
ート演奏可能とすることにより、上記欠点を除去し、修
正処理後の確認作業に際しても、リピート演奏上、何ら
の不自由を被ることがなく、更には、リフ演奏に際して
も、再生アドレス領域の位置に係わりなり、リフの１フ
レ一ズ分だけの使用アドレスを割けば足りるという優れ
た電子楽器のためのシークエンサを提供せんとするもの
である。An object of the present invention is to divide the entire playback address area into an independent arbitrary address area based on the above-mentioned conventional technology, such as the inconvenience of correction confirmation work due to restrictions on repeat performance of sequencers for electronic musical instruments. The data is divided into three playback address areas using two mark addresses, and the addresses in each of the partitioned playback address areas are designated in sequence in a cyclical manner, thereby storing information in each of the three playback address areas. By making it possible to repeatedly play the musical tones represented by the stored data, the above-mentioned drawbacks can be eliminated, and even when performing confirmation work after correction processing, there will be no inconvenience in repeat playing. The object of the present invention is to provide an excellent sequencer for an electronic musical instrument, in which, even when playing a riff, it is sufficient to allocate an address for one frame of the riff, regardless of the position of the reproduction address area.

上記目的に沿うこの発明の構成は、第３図の機能ブロッ
ク図に示されるように、先ず、マークアドレスの設定に
際しては、任意の異る時点で、二つのマークアドレス設
定信号Ｓ１が供給されると、マークアドレス割り当て手
段Ａは、キーイベントデータ記憶手段Ｍが再生モードで
あるか否かを問わず、歩進中のアドレス指定手段ＲＸに
より指定される該記憶手段ＭのアドレスＸを読んで、該
マークアドレス設定信号Ｓ１の二つの供給時点での、二
つのアドレスＸのうち、小さい方を、第一のマークアド
レスＸ＋ｎｌとして、第一のマークアドレス記憶手段Ｍ
１に割り当てて、これを記憶させ、該二つのアドレスＸ
のうち、大きい方を、第二のマークアドレスＸ＋ｎ２と
して、第二のマークアドレス記憶手段Ｍ２に割り当てて
、これを記憶させ、一方、これに続く、リピート演奏に
際しては、リピート指令信号Ｓ２の供給を受けている期
間内に限り、リピート演奏制御手段Ｂは、再生モードの
キーイベントデータ記憶手段Ｍから一連の記憶データを
読み出すべく、再生歩進中のアドレス指定手段ＲＸによ
り指定される該記憶手段ＭのアドレスＸを、第一のマー
クアドレス記憶手段Ｍ工からの第一のマークアドレスＸ
Ｉ旧と、第二のマークアドレス記憶手段Ｍ２からの第二
のマークアドレスＸ＋ｎ　２の各々に対して比較し、該
アドレスＸが第一の（１１） マークアドレスＸ１旧に到達したことを判別したときは
、該アドレスＸを先頭アドレスＸｏに戻し、該アドレス
Ｘが第二のマークアドレス、Ｘ＋ｎ２に到達したことを
判別したときは、該アドレスＸを第一のマークアドレス
Ｘ＋ｎｔに戻し、更に、該アドレスＸが最終アドレスＸ
＋ｎａｘに到達したことを判別したときは、該アドレス
Ｘを第二のマークアドレス）（＋ｎ２に戻すようにした
ことを要旨とするものであり、更に、この発明に奉迎す
る第二の発明の構成は、上記この発明の構成に、第一、
第二のマーク表示制御手段Ｃ１、Ｃ２と、マーク表示手
段ＤＩＳとを付設して、第一のマーク表示制御手段Ｃ１
は、アドレス指定手段几Ｘにより指定されるアドレスＸ
が第一のマークアドレスＸ１旧１以下であることを判別
したときは、第一マーク下領域表示信号Ｓ３を出力し、
同様に、該アドレスＸが第一のマークアドレスＸ１旧８
等値、該アドレスＸ１旧以上であることを、それぞれ、
判別したときは、第一マーク通過表示信号Ｓ４、第一マ
ーク上領域表示信号Ｓ５を、それぞれ、出（１２） 力し、第二のマーク表示制御手段Ｃ２は、該アドレスＸ
が第二のマークアドレスＸｍ２以下、該アドレスＸＩＯ
２と等値、該アドレスＸ＋ｒ＋＋以上であることを、そ
れぞれ、判別したときは、第二マークアドレス下領域表
示信号Ｓ６、第二マークアドレス通過表示信号ＳＴ、第
二マークアドレス上領域表示信号Ｓ８を、それぞれ、出
力し、上記表示信号８３〜Ｓ８に応答して、マーク表示
手段ＤＩ８は、該表示信号のうち、表示信号Ｓ３、Ｓ４
、Ｓ５の各々に対応する三つの状態を、第一のマーク表
示素子ＤＭＩにて表示し、該表示信号のうち、表示信号
８Ｂ　、８７　、８８の各々に対応する三つの状態を、
第二のマーク表示素子ＤＭ２にて表示するようにしたこ
とを要旨とするものである。As shown in the functional block diagram of FIG. 3, the configuration of the present invention in accordance with the above object is that, when setting a mark address, two mark address setting signals S1 are supplied at arbitrary different times. Then, the mark address assignment means A reads the address X of the storage means M designated by the advancing address designation means RX, regardless of whether the key event data storage means M is in the reproduction mode or not. The smaller of the two addresses X at the two supply points of the mark address setting signal S1 is set as the first mark address X+nl, and the first mark address storage means M
1, store it, and assign it to the two addresses X.
Among them, the larger one is assigned as the second mark address X+n2 to the second mark address storage means M2 and stored therein, and on the other hand, during the subsequent repeat performance, the repeat command signal S2 is not supplied. Only within the period in which the key event data is being received, the repeat performance control means B reads out a series of stored data from the key event data storage means M in the playback mode, so that the repeat performance control means B reads out a series of stored data from the key event data storage means M in the playback mode specified by the address designation means RX during the playback step. address X from the first mark address storage means M
I old and each of the second mark addresses X+n2 from the second mark address storage means M2, and it was determined that the address X reached the first (11) mark address When it is determined that the address X has reached the second mark address, X+n2, the address X is returned to the first mark address X+nt. Address X is final address
The gist of this invention is to return the address X to the second mark address (+n2) when it is determined that the address has reached +nax. In the above configuration of the present invention, first,
The second mark display control means C1, C2 and the mark display means DIS are attached, and the first mark display control means C1
is the address X specified by the addressing means X
is less than or equal to the first mark address X1 old 1, outputs the first mark lower area display signal S3,
Similarly, the address X is the first mark address
equal value, the address is greater than or equal to X1 old, respectively.
When it is determined, the first mark passage display signal S4 and the first mark upper area display signal S5 are outputted (12), respectively, and the second mark display control means C2 outputs the first mark passing display signal S4 and the first mark upper area display signal S5, respectively, and the second mark display control means C2 outputs the first mark passing display signal S4 and the first mark upper area display signal S5.
is less than or equal to the second mark address Xm2, the address XIO
2, and when it is determined that the address is equal to or greater than X+r++, the second mark address lower area display signal S6, the second mark address passage display signal ST, and the second mark address upper area display signal S8 are output. , respectively, and in response to the display signals 83 to S8, the mark display means DI8 outputs the display signals S3 and S4 among the display signals.
, S5 are displayed on the first mark display element DMI, and among the display signals, three states corresponding to each of the display signals 8B, 87, and 88 are displayed as follows.
The gist is that the mark is displayed by the second mark display element DM2.

したがって、上記構成のこの発明によれば、先頭アドレ
スＸＯから最終アドレスＸ＋ｎａｘに至る全再生アドレ
ス領域を、該領域中の任意の箇所に互に独立に設定され
る第一のマークアドレスＸＩ旧、及□び、第二のマーク
アドレス）（＋ｎｚでもって、先頭アドレスＸＯから第
一のマークアドレスＸ１旧までの第一の再生アドレス領
域Ｘ１．　第一のマークアドレスＸ１旧から第二のマー
クアドレスＸＩｎ２までの第二の再生アドレス領域Ｘ２
、及び、第二のマークアドレスから最終アドレス）（＋
ｎａｘまでの第三の再生アドレス領域Ｘ３の三つの再生
アドレス領域に区分し、各再生アドレス領域Ｘ１、Ｘ２
、Ｘ３ごとに、その領域に記憶されている記憶データで
表わされる楽音のリピート演奏が可能となるように構成
したことにより、全再生アドレス領域中の任意の区間を
、第一、第二のマークアドレスＸ１旧、Ｘ＋ｎ２で挟む
ようにして、全再生アドレス領域中の任意の位置に、任
意の長さの、第二の再生アドレス領域Ｘ２を設定して、
該領域Ｘ２についてのリピート演奏が可能となるばかり
か、先頭アドレスＸＯから第一のマークアドレスＸ＋旧
までの、任意の長さに設定された第一の再生アドレス領
域Ｘ１、更には、第二のマークアドレスＸｍ２から最終
アドレスＸＩｎａＸまでの、任意の長さに設定された第
三の再生アドレス領ＭＸ３についてのリピート演奏も可
能となるので、先の演奏により、すでに、キーイベント
データ記憶手段Ｍに記憶されている一連の記憶データの
うちの任意の部分を該記憶手段Ｍから繰り返して読み出
すことが有効である、修正処理後の確認作業や、リフ演
奏に際しては、第一、第二のマークアドレスＸ１旧、Ｘ
＋１１２を適切に設定すれば、一連の記憶データのうち
、繰り返して読み出されるべき任意の部分のアドレスを
、極めて容易に、第一、第二、第三の再生アドレス領域
Ｘ１、Ｘ２　、Ｘ３のいずれかの中に取り込んで、その
部分を含む記憶データ群について、局所的にリピート演
奏を行うことができ、もって、従来装置におけるリピー
ト演奏上の一切の制約から完全に解放され、作業上の不
自由さや、使用アドレスの増大を回避できるという優れ
た効果がある。Therefore, according to the present invention having the above configuration, the entire reproduction address area from the first address XO to the last address □ and second mark address) (with +nz, first playback address area X1 from start address XO to first mark address X1 old. From first mark address X1 old to second mark address XIn2 second playback address area X2 of
, and from the second mark address to the final address) (+
The third playback address area X3 up to nax is divided into three playback address areas, and each playback address area X1, X2
, A second playback address area X2 of any length is set at any position in the entire playback address area, sandwiched between addresses X1 old and X+n2,
Not only is it possible to repeatedly play the area X2, but also the first playback address area X1, which is set to an arbitrary length from the start address XO to the first mark address Since it is also possible to repeat the third playback address area MX3, which is set to an arbitrary length from the mark address Xm2 to the final address XInaX, the key event data has already been stored in the key event data storage means M by the previous performance. The first and second mark addresses Old, X
If +112 is set appropriately, the address of any part of a series of stored data that is to be repeatedly read can be extremely easily set to any of the first, second, and third playback address areas X1, X2, and X3. It is possible to perform local repeat performance on the stored data group containing that part, completely freeing from all restrictions on repeat performance in conventional devices, and reducing operational inconvenience. This has the excellent effect of avoiding an increase in the number of used addresses.

加うるに、例えば、第一の再生アドレス領域Ｘ１につい
てのリピート演奏が終了した後、第一のマークアドレス
Ｘ＋旧をクリアすれば、再牛歩進中のアドレス指定手段
ＲＸにより指定される（　１５　） アドレスＸは、後続の第二の再生アドレス領域Ｘ２へと
前進するので、特定数の小節群を所定回繰り返して演奏
した後、別の小節群の演奏へと前進するような演奏表現
を、極めて小量の使用アドレス数でもって実現できると
いう利点もある。In addition, for example, if the first mark address X + old is cleared after the repeat performance for the first playback address area X1 is completed, the mark address is specified by the address specifying means RX during the repeat step (15). Since the address X advances to the subsequent second playback address area X2, it is extremely possible to create a performance expression in which a specific number of measure groups are repeated a predetermined number of times and then proceed to play another measure group. Another advantage is that it can be implemented using a small number of addresses.

次いで、この発明に牽連する第二の発明の構成は、この
発明の構成に加えて、歩進中のアドレス指定手段ＲＸに
より指定されるアドレスＸと第一のマークアドレスＸ１
旧との位置関係を、Ｘ＞Ｘ１ｎｔ、Ｘ＝Ｘ＋ｎｌ、Ｘｍ
ｔ＜Ｘの三つの状態に区分して、各状態を第一のマーク
表示素子ＤＭｆにて表示し、該アドレスＸと第二のマー
クアドレスＸ＋ｎ２との位置関係を、上述のアドレスＸ
−第一のマークアドレスＸ１ｎ１間の位置関係とは独立
に、Ｘ　＞　ＸＩｒ＋ｚ、Ｘ　＝　Ｘ　、　Ｘ＋ｎｚ　
＜　Ｘ　（７）三ツノ状態に区分して、各状態を第二の
マーク表示素子ＤＭ２にて表示するように構成したこと
により、第１０図に示されるように、アドレス指定手段
Ｒ，Ｘにより指定されるアドレスＸと、第一、第二の（
１６） マークアドレスＸ＋ｒ＋＋、Ｘｍ２との位置関係により
区分される五つの状態、即ち、Ｘｏ　＜　Ｘ　＜　Ｘｍ
ｔ、Ｘ　＝　Ｘ＋ｎｘ　、　　Ｘ＋ｎｘ＜　Ｘ　＜　Ｘ
＋ｎ２、Ｘ　＝　Ｘ　＋ｎ　２、Ｘｍ２＜Ｘ　＜　Ｘｍ
ａｘを極めて簡潔な構成でもって、手際よ（、判然と表
示できるので、この発明の効果に加えて、装置の操作性
が格段に向上するという優れた効果もある。Next, in addition to the structure of the present invention, a configuration of a second invention linked to the present invention includes an address X designated by the addressing means RX during step and a first mark address X1.
The positional relationship with the old one is X>X1nt, X=X+nl, Xm
It is divided into three states, t<X, and each state is displayed on the first mark display element DMf, and the positional relationship between the address X and the second mark address X+n2 is determined by the above address X.
- Independently of the positional relationship between the first mark addresses X1n1, X > XIr+z, X = X, X+nz
< The specified address X, the first and second (
16) Five states classified according to the positional relationship with mark addresses X+r++ and Xm2, that is, Xo < X < Xm
t, X = X+nx, X+nx<X<X
+n2, X = X +n2, Xm2<X<Xm
ax can be displayed clearly and efficiently with an extremely simple structure, so in addition to the effects of the present invention, there is also the excellent effect of significantly improving the operability of the device.

続いて、この発明及びそれに牽連する第二の発明の実施
例について、第４図以下の図面をも参照しつつ説明すれ
ば以下の通りである。Next, embodiments of this invention and a second invention linked thereto will be described below with reference to the drawings from FIG. 4 onwards.

第４図に示されるように、シークエンサ２は、マイクロ
プロセッサから成る演算処理部ＣＰＵを含み、該処理部
には、キーイベントデータ記憶手段Ｍを構成するランダ
ムアクセスメモリと、該ランダムアクセスメモリのアド
レスＸを指定するアドレス指定手段ＲＸを構成するアド
レスカウンタと、第一のマークアドレス記憶手段Ｍ１を
構成するレジスタと、第二のマークアドレス記憶手段Ｍ
２を構成するレジスタと、先頭アドレスレジスタＲＸｏ
と、最終アドレスレジスタＲＸ＋ｎａｘとが相互接続さ
れ、その入力ポート側には、マーク設定信号Ｓ１を生成
するマークスイッチＳＷ１と、リピート指令信号Ｓ２を
生成するリピートスイッチＳＷ２と、第一、第二のマー
クアドレス記憶手段Ｍ１、Ｍｌをクリアするためのクリ
アスイッチＳＷ３と、先頭アドレスＸＯ１最終アドレス
）（Ｉｎａｘを設定するための符号設定器ＤＳとが接続
され、更に、その出力ポート側には、マーク表示手段Ｄ
ＩＳが接続され、該表示手段には、アドレスＸと第一の
マークアドレスＸ１旧の位置関係に関する三つの状態を
表示する第一のマーク表示素子１）Ｍｌと、同様に、ア
ドレスＸと第二のマークアドレスＸｍｚのそれを表示す
る第二のマーク表示素子ＤＭ２が設けられる。As shown in FIG. 4, the sequencer 2 includes an arithmetic processing unit CPU consisting of a microprocessor. an address counter constituting an addressing means RX for specifying X, a register constituting a first mark address storage means M1, and a second mark address storage means M
2 and the start address register RXo
and the final address register RX+nax are interconnected, and on the input port side there are a mark switch SW1 that generates a mark setting signal S1, a repeat switch SW2 that generates a repeat command signal S2, and first and second mark switches. A clear switch SW3 for clearing the address storage means M1 and Ml and a sign setter DS for setting the start address D
IS is connected, and the display means includes a first mark display element 1) Ml that displays three states regarding the positional relationship between the address X and the first mark address X1; A second mark display element DM2 is provided for displaying the mark address Xmz.

なお、該処理部（、’ＰＴＪの入力ポート側に、鍵盤装
置１が、そして、その出力ポ−ト側に、音源装置３が接
続可能である点は従来装置と同様である。Note that, similar to the conventional device, the keyboard device 1 can be connected to the input port side of the processing section (,'PTJ), and the tone generator device 3 can be connected to the output port side thereof.

更に、上記構成中、再生歩進中のアドレス指定手段ＲＸ
により指定可能なキーイベントデータ記憶手段Ｍのアド
レスＸ、即ち、全再生アドレス領域と、前述の符号設定
器ＤＳにて設定され、先頭アドレスレジスターｔ、Ｘｏ
、最終アドレスレジスタＲＸｍａｘに、それぞれ、記憶
される先頭アドレスＸＯ，最終アドレスＸ＋ｎａｘと、
第一のマークアドレス記憶手段Ｍ１に記憶される第一の
マークアドレスＸ＋ｎｌと、第二のマークアドレス記憶
手段Ｍ２に記憶される第二のマークアドレスＸＩｎ２と
の位置関係を示す説明図が第５図である。Furthermore, in the above configuration, the addressing means RX during the reproduction step
The address X of the key event data storage means M that can be specified by
, the first address XO and the last address X+nax stored in the final address register RXmax, respectively,
FIG. 5 is an explanatory diagram showing the positional relationship between the first mark address X+nl stored in the first mark address storage means M1 and the second mark address XIn2 stored in the second mark address storage means M2. It is.

なお、同図中、Ｘｌ、Ｘ２、Ｘ３は、それぞれ、第一、
第二、第三の再生アドレス領域を示すものである。In addition, in the same figure, Xl, X2, and X3 are the first,
This shows the second and third reproduction address areas.

そして、第３図中の、マークアドレス割り当て手段Ａ、
リピート演奏制御手段Ｂ、及び、第ログラムの実行によ
り実現される機能実現手段であって、そのプログラムの
フローチャートが第生図〜第９図に示される。And mark address allocation means A in FIG.
The repeat performance control means B and the function realizing means realized by the execution of the program are shown in flowcharts of the program in FIGS.

かかる構成において、再生演奏に際しては、（１９） 先ず、演算処理部ＣＰＵが作動を開始すると（第６図ａ
）、該処理部ＣＰＵは音楽進行の時間的基準としての演
奏クロックを検出して（第６図ｂ）、該クロックを検出
するたびに、演奏カウンタをデクリメントする（第６図
Ｃ）。In such a configuration, when playing a playback performance, (19) First, when the arithmetic processing unit CPU starts operating (see Fig. 6a)
), the processing unit CPU detects a performance clock as a time reference for music progression (FIG. 6b), and decrements a performance counter each time it detects the clock (FIG. 6C).

次いで、該カウンタの内容が０になったか否かを判定し
く第６図ｄ）、その判定結果がＹＥＳとなるまでは、後
に詳述する、後続の処理（第６図Ａ、１３、Ｃ）と併わ
せて、演奏カウンタのデクリメント処理（第６図ｂ−ｄ
）を繰り返し実行する。Next, it is determined whether the content of the counter has become 0 or not (FIG. 6 d), and until the determination result becomes YES, subsequent processing (FIG. 6 A, 13, C), which will be detailed later, is performed. In addition, the performance counter decrement processing (Fig. 6b-d)
) repeatedly.

演奏カウンタには、後述の処理（第６図ｆ）で明らかに
なるように、直前のキーイベントデータで特定されるキ
ーイベントからの経過時間を表わすイベント間隔コード
が予めプリセットされているので、上記処理（第６図ｂ
−ｄ）の繰り返し実行により、イベント間隔が形成され
る。The performance counter is preset with an event interval code representing the elapsed time from the key event specified by the immediately preceding key event data, as will become clear in the process described later (FIG. 6 f). Processing (Figure 6b
The repeated execution of -d) forms an event interval.

上記判定結果（第６図ｄ）がＹＥＳになると、キーイベ
ントデータ記憶手段Ｍの、アドレス指（２０） 足手段Ｒ，Ｘにより指定されるアドレスＸから次のキー
イベントデータを含む記憶データを読み出して（第６図
ｅ）、イベント間隔コードの部分を演奏カウンタにプリ
セットして（第６図ｆ）から、アドレス指定手段１１Ｘ
を歩進させて、キーイベントデータ記憶手段Ｍの、次の
アドレスを指定する（第６図ｇ）。When the above judgment result (Fig. 6 d) becomes YES, the stored data including the next key event data is read from the address X specified by the address finger (20) foot means R, X of the key event data storage means M. (Fig. 6 e), preset the event interval code part in the performance counter (Fig. 6 f), and then set the address specifying means 11X.
is incremented to designate the next address in the key event data storage means M (FIG. 6g).

続いて、演算処理部ＣＰＵは、読み出されたキーイベン
トデータを、後続の装置、典型的には、音源装置３に対
して出力して（第６図ｈ）から、後続の処理（第６図Ａ
、Ｂ、Ｃ）を実行し、更に、かかる再生歩進中のアドレ
ス指定手段ＲＸにより指定されるアドレスＸが、最終ア
ドレスレジスタ１％）Ｑｎａｘに記憶されている最終ア
ドレス）（Ｉｎａｘに到達するまでは（第６図ｇ）、前
述のように、アドレス指定手段ＲＸを歩進させながら（
第６図ｇ）、上記処理（第６図ｂ−４／ｈ、Ａ、Ｂ、Ｃ
，ｙ）を繰り返し実行し、該アドレスＸが最終アドレス
）（Ｉｎａｘに到達したときに停止する（第６図２）。Subsequently, the arithmetic processing unit CPU outputs the read key event data to a subsequent device, typically the sound source device 3 (Fig. 6h), and then performs subsequent processing (6th h). Diagram A
, B, and C), and furthermore, until the address X specified by the addressing means RX during the reproduction step reaches the final address (1%) stored in the final address register (Qnax) (Inax), (Fig. 6g), as described above, while stepping the addressing means RX (
Figure 6g), the above process (Figure 6b-4/h, A, B, C
, y) is repeatedly executed, and stops when the address X reaches the final address (Inax) (FIG. 6, 2).

続いて、演算処理部ＣＰ　Ｕが上記一連の処理過程中で
処理Ａを実行するに際しては、先ず、マークスイッチＳ
Ｗ１がオンであるか否か、即ち、マーク設定信号Ｓ１が
到来しているか否かを判定する（第Ｔ図ａ）が、マーク
スイッチＳＷ１が操作されずに、オフに留まっていると
きは、次いで、フラグを「０」にリセットして（第６図
ｂ）から、クリアスイッチＳＷ３の状態を判別しく第６
図Ｃ）、該スイッチＳＷ３がオフであるときは、そのま
ま、処理Ｂに移行し、一方、該スイッチＳＷ３がオンで
あるときは、第一、第二のマークアドレス記憶手段Ｍ１
、Ｍ２の各々に対して、第一、第二のマークアドレスＸ
１旧、　Ｘ＋ｎ２が記憶されていないこと（以下、空状
態という）を表わす−１を記憶することにより、該記憶
手段Ｍ１、Ｍ２をクリアして（第６図ｄ）から、処理Ｂ
に移行する。Next, when the arithmetic processing unit CPU executes process A in the series of processes described above, first, the mark switch S is turned on.
It is determined whether or not W1 is on, that is, whether or not the mark setting signal S1 has arrived (Figure T a), but if the mark switch SW1 is not operated and remains off, Next, after resetting the flag to "0" (Fig. 6b), the state of the clear switch SW3 is determined.
Figure C), when the switch SW3 is off, the process directly proceeds to process B; on the other hand, when the switch SW3 is on, the first and second mark address storage means M1
, M2, the first and second mark addresses X
After clearing the storage means M1 and M2 by storing -1 indicating that X+n2 is not stored (hereinafter referred to as empty state) (FIG. 6d), processing B is performed.
to move to.

かかる状態下で、マークスイッチＳＷ１がオンに操作さ
れて、一つのマーク設定信号Ｓ１が供給されると、該処
理部ＣＰＵは、該スイッチＳＷ１のオンを判別して（第
７図ａ）から、更に、フラグを判別する（第Ｔ図ｅ）が
、この時点では、フラグは、すでに、「ｏ」にリセット
されている（第Ｔ図ｂ）ので、次いで、そのフラグを「
１」にセットしく第７図ｆ）、後続の処理を経て、処理
Ｂに移行する。Under such a state, when the mark switch SW1 is turned on and one mark setting signal S1 is supplied, the processing unit CPU determines whether the switch SW1 is on (FIG. 7a) and then Furthermore, the flag is determined (Fig. T e), but at this point, the flag has already been reset to "o" (Fig. T b), so the flag is then determined as "
1" (FIG. 7f), and proceed to processing B through the subsequent processing.

そして、−巡処理後、マークスイッチＳＷ１が継続的に
オンに留まっていても（第Ｔ図ａ）、−巡後の処理では
、フラグが、すでに、「１」にセットされている（第Ｔ
図ｆ）ので、「１」のフラグを判別しく第７図ｅ）、そ
のまま、処理Ｂに移行する。Even if the mark switch SW1 remains on continuously after the -cycle process (Figure T), the flag has already been set to "1" in the process after the -cycle (Figure T).
As shown in Fig. f), the flag of "1" is determined and the process directly proceeds to process B as shown in Fig. 7e).

上記処理（第７図す、ｅ、ｆ）により、マークスイッチ
８Ｗ１が継続的にオンになっていても、一つのマーク設
定信号Ｓ１として処理されることとなる。Through the above processing (Fig. 7, e, f), even if the mark switch 8W1 is continuously turned on, it will be processed as one mark setting signal S1.

続いて、一つのマーク設定信号Ｓ１に応答して、演算処
理部ＣＰＵは、第一のマークアドレス記憶手段Ｍ１が空
状態であるか否かを判別しく第７図ｇ）、それが、空状
態であるときは、その時点でのアドレスＸを第一のマー
クアドレス記憶（２３） 手段Ｍ１に記憶して（第γ図ｈ）から、処理Ｂに移行す
る。Subsequently, in response to one mark setting signal S1, the arithmetic processing unit CPU determines whether or not the first mark address storage means M1 is in an empty state (Fig. 7g). If so, the address X at that time is stored in the first mark address storage (23) means M1 (Fig. γ h), and then the process moves to process B.

一方、その時点で、すでに、該記憶手段Ｍ１に第一のマ
ークアドレスＸ１旧が記憶されている（第７図ｇ）とき
は、次いで、第二のマークアドレス記憶手段Ｍ２が空状
態であるか否かを判別しく第Ｔ図ｉ）、それが、空状態
であるときは、その時点でのアドレスＸが、第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸ＋ｎｌよりも小であるか否かを判
別しく第Ｔ図ｊ）、更に、その判定結果がＹＥＳである
ときは、該第−のマークアドレスＸｍ　ｔを、第二のマ
ークアドレスＸ１１２として、第二のマークアドレス記
憶手段Ｍ２に記憶して（第Ｔ図ｋ）から、その時点での
アドレスＸを、第一のマークアドレスＸ１旧として、第
一のマークアドレス記憶手段Ｍ１に記憶して（第７図ｈ
）、処理Ｂ→こ移行する。On the other hand, at that point, if the first mark address X1 old is already stored in the storage means M1 (FIG. 7g), then whether the second mark address storage means M2 is empty or not. If it is empty, the address X at that time is the first mark address already stored in the first mark address storage means M1. It is determined whether or not it is smaller than X+nl (Fig. Tj), and if the determination result is YES, the minus mark address Xmt is set as the second mark address X112 and the second The address X at that time is stored in the first mark address storage means M1 as the first mark address Figure h
), processing B → this transition.

しかし、上記判定結果（第Ｔ図ｊ）がＮｏであるときは
、更に、その時点でのアドレスＸが（２４） 第一のマークアドレス記憶手段Ｍ１に、すでに、記憶さ
れている第一のマークアドレスＸ１ｎｌよりも大である
か否かを判別しく第７図１）、その判定結果がＹＥＳで
あるときは、その時点でのアドレスＸを第二のマークア
ドレス記憶手段Ｍ２に記憶して（第７図ｍ）から、処理
Ｂに移行し、一方、その判定結果（第７図１）がＮｏで
あるとき、即ち、その時点でのアドレスＸが第一のマー
クアドレス記憶手段Ｍ１に、すでに、記憶されている第
一のマークアドレスＸｍｌに等しいときは、そのまま処
理Ｂに移行する。However, when the above judgment result (Fig. T j) is No, the address It is determined whether or not the address is larger than the address 7 m), the process moves to process B, and on the other hand, when the determination result (FIG. 7 1) is No, that is, the address X at that time has already been stored in the first mark address storage means M1. If it is equal to the stored first mark address Xml, the process directly proceeds to process B.

上記一連の処理過程は、第一、第二のマークアドレス記
憶手段Ｍ１　、Ｍ２のいずれか一方だけが空状態である
場合に関するものであるが、該記憶手段Ｍ１、Ｍ’ｌが
共に空状態である場合には、例えば、一つのマーク設定
信号Ｓ１について、前述同様に、第６図ａ−＋４→ｆ　
−ｅ−ｇ　＋ｈの処理を実行した後、再度のマークスイ
ッチＳＷ１の操作により、もう一つのマーク設定信号Ｓ
１が供給されると、その時点で、演算処理部ＣＰＵは、
これに関しても、前述同様に、第６図ａ−＋ｅ→ｆの処
理を実行して、第６図ｇの判定に移行するが、この場合
には、その判定結果が必ずＮＯとなるので、もう一つの
マーク設定信号Ｓ１に関しては、必ず第６図ｇの処理以
後の処理が実行される。The above series of processing steps relates to the case where only one of the first and second mark address storage means M1 and M2 is empty, but it is also possible that both the storage means M1 and M'l are empty. In some cases, for example, for one mark setting signal S1, in the same manner as described above, FIG. 6 a-+4→f
-e-g After executing the +h process, another mark setting signal S is activated by operating the mark switch SW1 again.
1 is supplied, at that point the arithmetic processing unit CPU:
Regarding this as well, in the same way as described above, the process from Figure 6 a-+e → f is executed and the process moves to the determination in Figure 6 g, but in this case, the determination result will always be NO, so no more Regarding one mark setting signal S1, the processes after the process shown in FIG. 6g are always executed.

更には、第一、第二のマークアドレス記憶手段Ａ、ｆ１
　、　Ｍｉ２が両方共空状態でない場合には、第６図ｇ
ｓ　　ｉの判定結果が共にＮＯとなるので、何の処理も
行われない。Furthermore, first and second mark address storage means A, f1
, if both Mi2 are not empty, then Fig. 6g
Since the determination results of s i are both NO, no processing is performed.

上記一連の処理Ａにより、第一のマークアドレス記憶手
段Ｍ１には、第一のマークアドレスＸ＋ｎｔが、そして
、第二のマークアドレス記憶手段Ｍ２には、第一のマー
クアドレスＸ１旧よりも大なる第二のマークアドレスＸ
＋ｎ２が割り当てられ、か（して、マークアドレス割り
当て手段Ａが実現されるものである。Through the above series of processes A, the first mark address X+nt is stored in the first mark address storage means M1, and the first mark address X+nt is stored in the second mark address storage means M2, which is larger than the first mark address X1. Second mark address X
+n2 is allocated, and thus mark address allocation means A is realized.

続いて、演算処理部ＣＰ　Ｕが、後続の処理Ｂを実行す
るに際しては、先ず、リピートスイッチＳＷ２がオンで
あるか否か、即ち、リピート指令信号Ｓ２が到来してい
るか否かを判定する（第８図ｇ）が、リピートスイッチ
８Ｗ２が操作されずに、オフに留まっているときは、何
らの処理も実行せずに、後続の処理Ｃに移行する。Next, when the arithmetic processing unit CPU executes the subsequent process B, it first determines whether the repeat switch SW2 is on, that is, whether the repeat command signal S2 has arrived ( In FIG. 8g), when the repeat switch 8W2 remains off without being operated, the process moves to the subsequent process C without executing any process.

そして、リピートスイッチＳＷ２がオンに操作されて、
リピート指令信号Ｓ２が供給されると、該処理部（、’
ＰＵは、該スイッチＳＷ２のオンを判別して（第８図ｇ
）から、その時点でのアドレスＸが最終アドレス）（＋
ｎａｘに到達しているか否かを判定しく第８図ｂ）、そ
の判定結果がＹＥＳであるときは、第二のマークアドレ
ス記ｆｆ１手段Ｍ２から第二のマークアドレスＸｍ２を
読み出して、これを、再牛歩進中のアドレス指定手段Ｒ
Ｘにセットして（第８図Ｃ）、該指定手段ＲＸにより指
定されるキーイベントデータ記憶手段ＭのアドレスＸを
第二のマークアドレスＸＩｒ１２に戻してから、後続の
処理Ｃに移行し、これにより、第５図に示される第三の
再生アドレス領域Ｘ３内のアドレスを循環的に指定する
。Then, repeat switch SW2 is turned on,
When the repeat command signal S2 is supplied, the processing unit (,'
The PU determines whether the switch SW2 is on (Fig. 8g).
), the address X at that point is the final address) (+
It is determined whether or not nax has been reached (FIG. 8b), and if the determination result is YES, the second mark address Xm2 is read out from the second mark address recording ff1 means M2, and this is Addressing means R during re-coupling
X (FIG. 8C), returns the address X of the key event data storage means M specified by the specifying means RX to the second mark address XIr12, and then moves to the subsequent process C. As a result, addresses within the third reproduction address area X3 shown in FIG. 5 are cyclically designated.

上記判定結果（第８図ｂ）がＮｏであるときは、該処理
部ＣＰＵは、続いて、その時点での（２Ｔ　） アドレスＸが第二のマークアドレスＸｒｎ＋に到達して
いるか否かを判定しく第８図ｇ）、その判定結果がＹＥ
Ｓであるときは、第一のマークアドレス記憶手段Ｍ１か
ら第一のマークアドレスＸ＋ｎｔを読み出して、これを
アドレス指定手段ＲＸにセットして（第８図ｅ）、アド
レスＸを第一のマークアドレスＸ１旧に戻してから、後
続の処理Ｃに移行し、これにより、第５図に示される第
二の再生アドレス領域Ｘ２内のアドレスを循環的に指定
する。When the above judgment result (Fig. 8b) is No, the processing unit CPU subsequently judges whether the (2T) address X at that point has reached the second mark address Xrn+. Figure 8 g), the judgment result is YE.
If S, read the first mark address After returning X1 to old, the process moves to the subsequent process C, whereby addresses in the second reproduction address area X2 shown in FIG. 5 are cyclically designated.

上記判定結果（第８図ｇ）がＮＯであるときは、該処理
部ＣＰＵは、更に続いて、その時点でのアドレスＸが第
一のマークアドレスＸ＋ｎｔに到達しているか否かを判
定しく第８図ｆ）、その判定結果がＹＥＳであるときは
、先頭アドレスＸＯをアドレス指定手段ＲＸにセットし
て（第８図ｇ）、アドレスＸを先頭アドレスＸＯに戻し
てから、後続の処理Ｃに移行し、これにより、第５図に
示される第一の再生アドレス領域Ｘ１内のアドレスを循
環的に指定する。そして、上記判定結果（第８図ｆ）（
２８） もＮ、０であるときは、そのまま、後続の処理Ｃに移行
する。When the above judgment result (Fig. 8g) is NO, the processing unit CPU further judges whether or not the address X at that point has reached the first mark address X+nt. (f) in Figure 8), when the determination result is YES, the start address XO is set in the address specifying means RX (g) in Figure 8, and the address X is returned to the start address XO before proceeding to the subsequent process C. As a result, addresses within the first reproduction address area X1 shown in FIG. 5 are designated cyclically. Then, the above judgment result (Fig. 8 f) (
28) If N is also 0, the process directly proceeds to the subsequent process C.

上記一連の処理Ｂにより、第一、第二、第三の再生アド
レス領域Ｘ１〜Ｘ３の各々についてのリピート演奏が可
能となり、かくして、リピート演奏制御手段Ｂが実現さ
れるものである。Through the series of processes B described above, repeat performance can be performed for each of the first, second, and third reproduction address areas X1 to X3, and thus the repeat performance control means B is realized.

続いて、後続の処理Ｃに移行した演算処理部ＣＰＵは、
先ず、処理Ｃ１を実行する。Subsequently, the arithmetic processing unit CPU that has moved on to the subsequent process C,
First, process C1 is executed.

即ち、先ず、第一のマークアドレス記憶手段Ｍ１が空状
態か否かを判定しく第９図ｇ）、その判定結果がＹＥＳ
であるときは、そのまま、後続の処理Ｃ２に移行するが
、その判定結果がＮＯであるときは、続いて、その時点
でのアドレスＸが第一のマークアドレスＸ＋ｒｒｌより
小であるか否かを判定しく第９図ｂ）、その判定結果が
ＹＥＳであるときは、マーク表示手段ＤＩＳの第一のマ
ーク表示素子ＤＩ’ｖＨに対して、第一マーク下領域表
示信号Ｓ３を出力し、これに対応する状態を表示させて
（第９図Ｃ）から、後続の処理Ｃ２に移行する。That is, first, it is determined whether or not the first mark address storage means M1 is empty (FIG. 9g), and the determination result is YES.
If so, the process directly proceeds to the subsequent process C2, but if the determination result is NO, it is then determined whether the address X at that time is smaller than the first mark address X+rrl. When the determination result is YES (FIG. 9b), the first mark lower area display signal S3 is output to the first mark display element DI'vH of the mark display means DIS, and After displaying the corresponding status (FIG. 9C), the process moves to the subsequent process C2.

一方、上記判定結果（第９図ｂ）がＮＯであるときは、
該処理部ｅ　Ｐ　Ｕは、続いて、その時点でのアドレス
Ｘが第一のマークアドレスＸｍｌよりも大であるか否か
を判定しく第９図ｄ）、その判定結果がＮＯであるとき
は、即ち、該アドレスＸが該マークアドレスＸ＋ｎｘに
等しいときは、前記第一のマーク表示素子ＤＭ１に対し
て第一マーク通過表示信号Ｓ４を出力し、これに対応す
る状態を表示させて（第９図ｅ）から、後続の処理Ｃ２
に移行し、−上記判定結果（第９図ｄ）がＹＥＳである
ときは、前記第一のマーク表示素子【）Ｍｌに対して、
第一マーク上領域表示信号Ｓ５を出力し、これに対応す
る状態を表示させて（第９図ｆ）から、後続の処理Ｃ２
に移行する。On the other hand, when the above judgment result (Fig. 9b) is NO,
The processing unit ePU then determines whether the address X at that time is larger than the first mark address Xml (FIG. 9d), and if the determination result is NO, That is, when the address X is equal to the mark address From figure e), subsequent processing C2
- When the above determination result (FIG. 9d) is YES, for the first mark display element [) Ml,
After outputting the first mark upper area display signal S5 and displaying the corresponding state (FIG. 9f), the subsequent process C2
to move to.

上記処理Ｃ１により、アドレスＸと、第一のマークアド
レスＸｌｎ＋との位置関係を三つの状態に区分して表示
することができ、かくして、第一のマーク表示制御手段
Ｃ１が実現されるものである。Through the above process C1, the positional relationship between the address X and the first mark address Xln+ can be divided into three states and displayed, thus realizing the first mark display control means C1. .

次いで、処理Ｃ１の実行を終了した演算処理部ＣＰＵは
、処理Ｃ２に移行する。Next, the arithmetic processing unit CPU that has finished executing the process C1 shifts to the process C2.

そして、この処理Ｃ２を構成する、第９図ｇ→１１−＋
ｊの各処理は、それぞれ、上述の処理Ｃ１を構成する、
第９図Ｂ　−＊　ｌ）→ｄの各処理に対応するものであ
って、ここでは、アドレスＸと、第二のマークアドレス
Ｘ＋ｎ２との位置関係について実行され、上述の第一マ
ーク下領域表示信号Ｓ３、第一マーク通過表示信号Ｓ４
、第一マーク上領域表示信号Ｓ５の各々に対応する第二
マーク下領域表示信号Ｓ６、第二マーク通過表示信号ｓ
ｙ、第二マーク上領域表示信号８Ｂがマーク表示手段Ｄ
ＩＳの第二のマーク表示素子ＤＭ２に対して、出力され
、該表示素子ＤＭ２は、該表示信号８６．８７，８８の
各々に対応する三つの状態を表示する（第９図ｉ、　ｋ
、１）。Then, FIG. 9 g → 11-+ which constitutes this process C2
Each of the processes of j constitutes the above-mentioned process C1,
This corresponds to each process in FIG. 9B-*l)→d, and here, it is executed regarding the positional relationship between address X and second mark address X+n2, and the above-mentioned first mark lower area display Signal S3, first mark passing display signal S4
, a second mark lower area display signal S6, and a second mark passage display signal s corresponding to the first mark upper area display signal S5, respectively.
y, the second mark upper area display signal 8B is the mark display means D
The signals are output to the second mark display element DM2 of the IS, and the display element DM2 displays three states corresponding to each of the display signals 86, 87, and 88 (Fig. 9 i, k).
, 1).

かくして、上記処理Ｃ゛２により、第二のマーク表示制
御手段Ｃ２が実現されるものである。Thus, the second mark display control means C2 is realized by the above process C2.

付言すれば、上記処理Ｃ１の実行を終了した演算処理部
（、’ＰＵがアドレス指定手段ＲＸを歩進させながら、
該指定手段比Ｘにより指定されるアドレスＸが最終アド
レス）（＋ｎａｘ　に到達するま（３１） で（第９図ｙ、第６図ｙ）、上記一連の処理を繰り返し
実行することは前述した通りである。In addition, while the arithmetic processing unit (,'PU, which has completed the execution of the above process C1, advances the addressing means RX,
As described above, the above series of processes is repeated until the address X specified by the specification means ratio X reaches the final address (+nax) (31) (Fig. 9 y, Fig. 6 y). It is.

そして、上述の第一、第二のマーク表示制御手段Ｃ１、
Ｃ２から出力される各表示信号８３〜Ｓ８と、全再生ア
ドレス領域中のアドレスＸとの対応関係は、より詳細に
は、第１０図に示されるようなものである。And the above-mentioned first and second mark display control means C1,
More specifically, the correspondence relationship between each of the display signals 83 to S8 outputted from C2 and the address X in the entire reproduction address area is as shown in FIG.

即ち、アドレスＸが第一の再生アドレス領域Ｘ１内の位
置を占めるときは、第一マーク下領域表示信号Ｓ３と、
第二マーク下領域表示信号Ｓ６とが同時的に出力される
ので、第一、第二のマーク表示素子ＤＭ１、ＤＭ２は、
第１０図（Ａ）の表示状態を呈し、アドレスＸが第一の
マークアドレスＸ＋ｎｌに一致しているときは、第一マ
ーク通過表示信号Ｓ４と、第二マーク下領域表示信号Ｓ
６とが同時的に出力されるので、該表示素子ＤＭ１、Ｄ
Ｍ２は、第１０図（Ｂｌの表示状態を呈し、アドレスＸ
が第二の再生アドレス領域Ｘ２内の位置を占めるときは
、第一マーク上領域表示信号Ｓ５と、第二マーク下領域
表示信号Ｓ６とが同時的に出力されるので、（３２） 該表示素子ＤＭ１、ＤＭ２は、第１０図（Ｃ）の表示状
態を呈し、アドレスＸが第二のマークアドレスＸ＋ｎ２
と一致しているときは、第一マーク上領域表示信号Ｓ５
と、第二マーク通過表示信号Ｓγとが同時的に出力され
るので、該表示素子１）Ｍｌ、ＤＭ２は、第１０図（Ｄ
）の表示状態を呈し、更に、アドレスＸが第三の再生ア
ドレス領域Ｘ３内の位置を占めるときは、第一マーク上
領域表示信号Ｓ５と、第二マーク上領域表示信号Ｓ８と
が同時的に出力されるので、該表示素子Ｄｆ’ｖＮ、Ｄ
Ｍ２は、第１０図（Ｅ）の表示状態を呈する。That is, when the address X occupies a position within the first reproduction address area X1, the first mark lower area display signal S3,
Since the second mark lower area display signal S6 is output simultaneously, the first and second mark display elements DM1 and DM2 are
When the display state of FIG. 10(A) is exhibited and the address X matches the first mark address X+nl, the first mark passage display signal S4 and the second mark lower area display signal S
6 are simultaneously output, so the display elements DM1 and D
M2 exhibits the display state of FIG. 10 (Bl) and has the address
occupies a position within the second reproduction address area X2, the first mark upper area display signal S5 and the second mark lower area display signal S6 are output simultaneously, so that (32) the display element DM1 and DM2 exhibit the display state shown in FIG. 10(C), and the address X is the second mark address X+n2.
When it matches, the first mark upper area display signal S5
and the second mark passage display signal Sγ are simultaneously output, so that the display elements 1) Ml and DM2 are displayed as shown in FIG. 10 (D
), and furthermore, when the address X occupies a position within the third reproduction address area X3, the first mark upper area display signal S5 and the second mark upper area display signal S8 are simultaneously displayed. Since the display element Df'vN, D
M2 exhibits the display state shown in FIG. 10(E).

かくして、第一、第二のマーク表示素子ＤＭ１、ＤＭ２
を有するマーク表示手段ＤＩＳからは、アドレスＸと、
第一、第二のマークアドレスＸ１旧、Ｘ１１２との位置
関係により区分される五つの状態の判然とした表示が得
られるものである。Thus, the first and second mark display elements DM1, DM2
From the mark display means DIS having address X,
It is possible to clearly display five states classified according to the positional relationship with the first and second mark addresses X1 old and X112.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図は、従来のシークエンサに関するもので
あり、第１図は、周辺構成要素との係わり合いを示すブ
ロック図、第２図は、シーク工ンサに記憶される記憶デ
ータの構成を示す説明図である。 第３図は、この発明、及び、これに牽連する第二の発明
の構成を示す機能ブロック図（クレーム対応図）である
。 第４図〜第１０図は、この発明及びこれに牽連する第二
の発明の実施例に関するものであり、第４図は、そのハ
ードウェア上の構成を示すブロック図、第５図は、全再
生アドレス領域中での、先頭アドレスＸｏ、第一、第二
のマークアトＬ／　スＸ＋ｎｔ　、　Ｘ＋ｒ＋ｚ、及び
、最終アドレスＸ＋ｎａｘとの位置関係を例示する説明
図、第６図〜第９図は、演算処理部ＣＰＵで実行される
プログラムのフローチャート、第１０図は、アドレスＸ
と、ｉ−１第二のマークアドレスＸ＋旧、　Ｘ＋ｎｚ　
、！：の位置関係により区分される表示状態を示す説明
図である。 Ｍ・・・・・・キーイベントデータ記憶手段Ｒ，Ｘ・・
・アドレス指定手段 Ｍｌ　　・・・第一のマークアドレス記憶手段Ｍ２・・
・第二のマークアドレス記憶手段］）ＩＳ・・・マーク
表示手段 ＤＭｌ・・・第一のマーク表示素子 ＤＭ２・・・第二のマーク表示素子 Ａ・・・・・・マークアドレス割り当て手段Ｂ・・・・
・・リピート演奏制御手段 Ｃ１・・・・・・第一のマーク表示制御手段Ｃ２−・・
・・・第二のマーク表示制御手段Ｓ１・・・・・・マー
ク設定信号 Ｓ２・・・・・・リピート指令信号 ＸＯ・・・・・・先頭アドレス ）（＋ｎａｘ崇・最終アドレス Ｘ１０．１゛Ｃ・・第一のマークアドレス）（＋ｎ２・
・・第二のマークアドレスｘ１、Ｘ２、Ｘ３、・・・・
・・第一、第二、第三の再生アドレス領域 特許出願人　ローランド株式会社1 and 2 relate to a conventional sequencer. FIG. 1 is a block diagram showing the relationship with peripheral components, and FIG. 2 is a structure of storage data stored in the sequencer. FIG. FIG. 3 is a functional block diagram (claim correspondence diagram) showing the configuration of this invention and a second invention linked thereto. 4 to 10 relate to an embodiment of this invention and a second invention linked thereto, FIG. 4 is a block diagram showing its hardware configuration, and FIG. 5 is a complete diagram. Figures 6 to 9 are explanatory diagrams illustrating the positional relationships among the first address Xo, the first and second marks L/x+nt, X+r+z, and the final address X+nax in the playback address area. The flowchart of the program executed by the processing unit CPU, FIG.
and i-1 second mark address X+old, X+nz
,! FIG. 3 is an explanatory diagram showing display states classified according to the positional relationship of :. M...Key event data storage means R,X...
・Address designation means Ml...First mark address storage means M2...
-Second mark address storage means]) IS...Mark display means DMl...First mark display element DM2...Second mark display element A...Mark address allocation means B. ...
... Repeat performance control means C1 ... First mark display control means C2 - ...
. . . Second mark display control means S1 . . . Mark setting signal S 2 . . . Repeat command signal XO . C..first mark address)(+n2.
...Second mark address x1, X2, X3,...
...1st, 2nd, and 3rd reproduction address area patent applicant Roland Corporation

Claims (2)

【特許請求の範囲】[Claims] （１）楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Ｍと、該記
憶手段Ｍの、各キーイベントデータが読み出されるべき
アドレスＸを指定するアドレス指定手段ＲＸとを備えた
電子楽器のためのシークエンサにおいて、アドレス指定
手段几Ｘが指定可能なアドレスＸのうちの第一のマーク
アドレスＸＩｎ１を記憶する第一のマークアドレス記憶
手段Ｍ１と、アドレス指定手段ＲＸが指定可能なアドレ
スＸのうちの第二のマークアドレスＸ＋ｎ２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマ
ーク設定信号Ｓ１の各供給時点にて、歩進中のアドレス
指定手段几Ｘが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスＸ１旧として
、第一のマークアドレス記憶手段Ｍ１に割り当て、大き
い方のアドレスを第二のマークアドレスＸ・１ｉ°２と
して、第二のマークアドレス記憶手段Ｍ２に割り当てる
マークアドレス割り当て手段Ａと、リピート指令信号Ｓ
２の供給期間内に、再生歩進中のアドレス指定手段几Ｘ
が指定するアドレスＸが、第一のマークアドレスＸ＋ｎ
ｌに到達したことを判別して、該アドレス指定手段ＲＸ
に対して先頭アドレスＸＯをセットし、該アドレスＸが
、第二のマークアドレスＸ１１２に到達したことを判別
して、第一のマークアドレス記憶手段Ｍ１から第一のマ
ークアドレスＸ＋ｎｔを読み出して、該アドレス指定手
段Ｒ，Ｘに対してセットし、更に、該アドレスＸが、最
終アドレス）（＋ｎａｘに到達したことを判別して、第
二のマークアドレス記憶手段Ｍ２から第二のマークアド
レスＸ＋ｎ＋を読み出して、該アドレス指定手段ＲＸに
対してセットするリピート演奏制御手段Ｂとを付設した
ことを特徴とするシークエンサ。(1) The key code representing the pitch of a musical tone and the pronunciation of that musical tone.
A key event data storage means M stores a series of key event data including a status indicating a muted state at each address, and sequentially reads and outputs the series of key event data from a designated address; In a sequencer for an electronic musical instrument, the storage means M is provided with an address designation means RX for designating an address X from which each key event data is to be read out, and the address designation means RX specifies the address X from which each key event data is to be read. A first mark address storage means M1 that stores a mark address XIn1 of , a second mark address storage means M2 that stores a second mark address At each time when the two mark setting signals S1 are supplied, the smaller address of the two addresses specified by the incrementing address specifying means X is set as the first mark address Mark address allocation means A assigns the larger address to the second mark address storage means M1 as the second mark address X·1i°2, and the repeat command signal S
Within the supply period of 2, the addressing means during the regeneration step
The address X specified by is the first mark address X+n
It is determined that the addressing means RX has been reached, and the addressing means RX
The first address XO is set to the first mark address XO, and it is determined that the address X has reached the second mark address X112, and the first mark address X+nt is read from the first mark address storage means M1. The address is set to the address specifying means R and A sequencer characterized in that a repeat performance control means B is attached for setting the address designation means RX. （２）楽音の音高を表わすキーコードと該楽音の発音・
消音状態を表わすステータスとを含む一連のキーイベン
トデータが各アドレスに記憶されていて、該一連のキー
イベントデータを順次に、指定されたアドレスから読み
出して出力するキーイベントデータ記憶手段Ｍと、該記
憶手段Ｍの、各キーイベントデータが読み出されるべき
アドレスＸを指定するアドレス指定手段ＩｔＸとを備え
た電子楽器のためのシークエンサにおいて、アドレス指
定手段ＲＸが指定可能なアドレスＸのうちの第一のマー
クアドレスＸ１旧を記憶する第一のマークアドレス記憶
手段Ｍ１と、アドレス指定手段几Ｘが指定可能なアドレ
スＸのうちの第二のマークアドレスＸ＋ｎ２を記憶する
第二のマークアドレス記憶手段Ｍ２と、任意の二つのマ
ーク設定信号Ｓ１の各供給時点にて、歩進中のアドレス
指定手段ＲＸが指定している二つのアドレスのうち、小
さい方のアドレスを第一のマークアドレスＸ＋ｎｔとし
て、第一のマークアドレス記憶手段Ｍ１に割り当て、大
きい方のアドレスを第二のマークアドレスＸ＋ｎｚとし
て、第二のマークアドレス記憶手段Ｍ２に割り当てるマ
ークアドレス割り当て手段Ａと、リピート指令信号Ｓ２
の供給期間内に、再生歩進中のアドレス指定手段ＲＸが
指定するアドレスＸが、第一のマークアドレスＸ＋ｎｌ
に到達したことを判別して、該アドレス指定手段ＲＸに
対して先頭アドレスＸＯをセットし、該アドレスＸが、
第二のマークアドレスＸ＋ｎ２に到達したことを判別し
て、第一のマークアドレス記憶手段Ｍ１から第一のマー
クアドレスＸ１旧を読み出して、該アドレス指定手段Ｒ
Ｘに対してセットし、更に、該アドレスＸが、最終アド
レス）（ｍａｘに到達したことを判別して、第二のマー
クアドレス記憶手段Ｍ２から第二のマークアドレスＸ用
２を読み出して、該（３） アドレス指定手段ＲＸに対してセットするリピート演奏
制御手段Ｂと、再牛歩進中のアドレス指定手段几Ｘが指
定しているアドレスＸが第一のマークアドレスＸ１旧よ
りも小さいことを判別して、第一マーク下領域表示信号
Ｓ３を出力し、該アドレスＸが第一のマークアドレスＸ
１旧に到達したことを判別して、第一マーク通過表示信
号Ｓ４を出力し、更に、該アドレスＸが第一のマークア
ドレスＸ１旧よりも大きいことを判別して、第一マーク
上領域表示信号Ｓ５を出力する第一のマーク表示制御手
段Ｃ１と、再生歩進中のアドレス指定手段ＲＸが指定し
ているアドレスＸが第二のマークアドレスＸＩＯ２より
も小さいことを判別して、第二マーク下領域表示信号Ｓ
６を出力し、該アドレスＸが第二のマークアドレスＸ＋
ｎ２に到達したことを判別して、第二マーク通過表示信
号Ｓγを出力し、更に、該アドレスＸが第二のマークア
ドレスＸ１１２よりも大きいことを判別して、第二マー
ク上領域表示信号Ｓ８を出力する第二のマーク表示制御
手段Ｃ２と、第一のマーク表示側（４） 弾手段Ｃ１からの各表示信号Ｓ３、Ｓ４、Ｓ５に対応す
る三つの状態を表示可能な第一のマーク表示素子ＤＭ１
　、及び、第二のマーク表示制御手段Ｃ２からの各表示
信号Ｓ６、ｓｒ％Ｓ８に対応する三つの状態を表示可能
な第二のマーク表示素子ＤＭ２を有するマーク表示手段
ＤＩＳとを付設したことを特徴とするシークエンサ。(2) The key code representing the pitch of a musical tone and the pronunciation of that musical tone.
A key event data storage means M stores a series of key event data including a status indicating a muted state at each address, and sequentially reads and outputs the series of key event data from a designated address; In a sequencer for an electronic musical instrument, the address specifying means ItX specifies the address X from which each key event data is to be read out. a first mark address storage means M1 that stores the old mark address X1; a second mark address storage means M2 that stores the second mark address X+n2 of the addresses X that can be specified by the address designation means X; At each point in time when any two mark setting signals S1 are supplied, the smaller address of the two addresses specified by the incrementing address specifying means RX is set as the first mark address a mark address allocating means A that allocates the mark address to the mark address storage means M1 and assigns the larger address as the second mark address X+nz to the second mark address storage means M2; and a repeat command signal S2.
Within the supply period of
It is determined that the first address XO has been reached, and the first address XO is set in the address specifying means RX, and the address X is
It is determined that the second mark address X+n2 has been reached, and the first mark address X1 old is read out from the first mark address storage means M1,
Further, it is determined that the address X has reached the final address (max), and the second mark address 2 for (3) It is determined that the repeat performance control means B set for the address designation means RX and the address X specified by the address designation means 几X during the repeating step are smaller than the first mark address X1 old. and outputs the first mark lower area display signal S3, and the address X is the first mark address X.
It is determined that the first mark address X1 old has been reached, and the first mark passage display signal S4 is outputted. Furthermore, it is determined that the address X is larger than the first mark address X1 old, and the area above the first mark is displayed. The first mark display control means C1 outputting the signal S5 and the address specifying means RX during reproduction step determine that the address X specified is smaller than the second mark address XIO2, and the second mark is displayed. Lower area display signal S
6, and the address X is the second mark address X+
It is determined that the address X has reached the second mark address X112, and the second mark passage display signal Sγ is outputted. Furthermore, it is determined that the address X is larger than the second mark address X112, and the second mark upper area display signal S8 is output. a second mark display control means C2 that outputs; and a first mark display side (4); a first mark display capable of displaying three states corresponding to each display signal S3, S4, S5 from the ammunition means C1; Element DM1
, and a mark display means DIS having a second mark display element DM2 capable of displaying three states corresponding to each display signal S6 and sr%S8 from the second mark display control means C2. Characteristic sequencer.