JPS59193046A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59193046A JPS59193046A JP58065465A JP6546583A JPS59193046A JP S59193046 A JPS59193046 A JP S59193046A JP 58065465 A JP58065465 A JP 58065465A JP 6546583 A JP6546583 A JP 6546583A JP S59193046 A JPS59193046 A JP S59193046A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一つの半導体基体にアナログ（又はリニヤ）回
路とディジタル（又はロジック）回路を共存させる半導
体集積回路（以下ＩＣと称す）に関する。
路とディジタル（又はロジック）回路を共存させる半導
体集積回路（以下ＩＣと称す）に関する。
例えば測定器などに用いられろアナログ・ディジタル変
換器およびディジタル・アナログ変換器等において、生
導体基体内にアナログ回路とディジタル回路とを共存さ
せる場合に５アナログ回路には電圧精度の高いバイポー
ラトランジスタが使われ、ディジタル回路には低消費電
力の相補型結縁ゲート型電界効果トランジスタ（以下Ｃ
ＭＯ５ＦＥＴと称す）が匣われることが多い。
換器およびディジタル・アナログ変換器等において、生
導体基体内にアナログ回路とディジタル回路とを共存さ
せる場合に５アナログ回路には電圧精度の高いバイポー
ラトランジスタが使われ、ディジタル回路には低消費電
力の相補型結縁ゲート型電界効果トランジスタ（以下Ｃ
ＭＯ５ＦＥＴと称す）が匣われることが多い。
アナログ回路とディジタル回路とは、１つの半導体基体
主面を２つの領域に分け、それぞれの領域に形成されろ
。
主面を２つの領域に分け、それぞれの領域に形成されろ
。
これらの回路を動作させるためには、電源配線と接地（
グランド）配線が必要だが、アナログ回路用の電源配線
（あるいはグランド配線）をディジタル回路用の電源配
線（グランド配線）と共用し、配線の数を減らし、ＩＣ
のチップ面積の増大な防ぐことが、従来より行なわれて
いる。
グランド）配線が必要だが、アナログ回路用の電源配線
（あるいはグランド配線）をディジタル回路用の電源配
線（グランド配線）と共用し、配線の数を減らし、ＩＣ
のチップ面積の増大な防ぐことが、従来より行なわれて
いる。
しかしながらこのように、配線を共用すると、以下のよ
うな間迦点があることが本発明者によって明らかとされ
た。
うな間迦点があることが本発明者によって明らかとされ
た。
すなわちディジタル回路を構成するＣＭＯＳインバータ
がスイッチング動作することによって貫通電流が瞬時的
に流れるが、この電流がロジックノイズとなって共通の
電源配線−？接地配線にのりアナログ用配線とディジタ
ル用配線の共用部分で電圧降下をひきおこしこの結果電
源（接地）の電位がゆらぎアナログ回路の基準電圧に悪
影響を及ぼしリニア動作の精度な低下させ、あるいは回
路の誤動作なさせろものである。その１例を次に示す。
がスイッチング動作することによって貫通電流が瞬時的
に流れるが、この電流がロジックノイズとなって共通の
電源配線−？接地配線にのりアナログ用配線とディジタ
ル用配線の共用部分で電圧降下をひきおこしこの結果電
源（接地）の電位がゆらぎアナログ回路の基準電圧に悪
影響を及ぼしリニア動作の精度な低下させ、あるいは回
路の誤動作なさせろものである。その１例を次に示す。
第１図はディジタル・アナログ（ＤＡ）変換回路の一部
を簡略化して示すものであって、６は０ＭＯ８ＦＥＴか
らなるデコーダ回路、７はこのデコーダ回路からの出力
端にＣＭ ＯＳ Ｆ Ｅ ＴよりなるインバータＡ＋
、Ａ２ 、Ａ４ Ｙ介して接続された抵抗ラダーＲ
１、Ｒ２、Ｒ３であろっこの回路は、デコーダ６に入力
端子ＩＮ、〜ＩＮＮのいずれかからディジタル信号が入
力されるとデコーダにおいて所定の餉埋演算がなされ、
その処理信号（ディジタル＠号）が、ＯＵＴ、〜０ＵＴ
Ｎのいずれかから出方され、その出力１４号により、０
ＭＯ８よりなるインバータＡ２〜ＡＮのいずれかが動作
しＶ。、アナログ用電源からの電流を吸い込み、あるい
はおしだしし、その結果、ディジタル久方に対応したア
ナログ出力をＯＵＴ端子に得るものである。
を簡略化して示すものであって、６は０ＭＯ８ＦＥＴか
らなるデコーダ回路、７はこのデコーダ回路からの出力
端にＣＭ ＯＳ Ｆ Ｅ ＴよりなるインバータＡ＋
、Ａ２ 、Ａ４ Ｙ介して接続された抵抗ラダーＲ
１、Ｒ２、Ｒ３であろっこの回路は、デコーダ６に入力
端子ＩＮ、〜ＩＮＮのいずれかからディジタル信号が入
力されるとデコーダにおいて所定の餉埋演算がなされ、
その処理信号（ディジタル＠号）が、ＯＵＴ、〜０ＵＴ
Ｎのいずれかから出方され、その出力１４号により、０
ＭＯ８よりなるインバータＡ２〜ＡＮのいずれかが動作
しＶ。、アナログ用電源からの電流を吸い込み、あるい
はおしだしし、その結果、ディジタル久方に対応したア
ナログ出力をＯＵＴ端子に得るものである。
この回路においては、理想的には、ビット数（デコーダ
回路の出方数、Ｎ）に応じて■。ｃＡＮの精度でアナロ
グ電圧を出力できるカ瓢デコーダ回路６の電源ＶＤＤと
アナログ回路の電源Ｖ。Ｃとが。
回路の出方数、Ｎ）に応じて■。ｃＡＮの精度でアナロ
グ電圧を出力できるカ瓢デコーダ回路６の電源ＶＤＤと
アナログ回路の電源Ｖ。Ｃとが。
図中破線で示す共通の配線８によって接続され℃いると
、デコーダ部のスイッチングにより発生する貫通電流と
、その共通インピーダンスＲ０とによって電５圧降下が
おこり、このディジタルノイズがＶｃｏ／２Ｎ のオー
ダーで電源配！（Ｖｏｏ）にのると精度は保障できなく
なる。
、デコーダ部のスイッチングにより発生する貫通電流と
、その共通インピーダンスＲ０とによって電５圧降下が
おこり、このディジタルノイズがＶｃｏ／２Ｎ のオー
ダーで電源配！（Ｖｏｏ）にのると精度は保障できなく
なる。
このようなりロストークは、デコーダのビット数が多く
、電圧精度の高いＩＣはど影響が大である。特にチップ
寸法の大きいＬＳＩにおいては電源（接地）用配線は長
くなり、又パターンの微細化のためアルミニュウムより
なる配線の膜厚が１μｍ以下と薄く、シたがって共通の
電源配線部８のインピーダンス（Ｒｏ）が大きいためロ
ジックノイズの影響は増々犬きくなる。
、電圧精度の高いＩＣはど影響が大である。特にチップ
寸法の大きいＬＳＩにおいては電源（接地）用配線は長
くなり、又パターンの微細化のためアルミニュウムより
なる配線の膜厚が１μｍ以下と薄く、シたがって共通の
電源配線部８のインピーダンス（Ｒｏ）が大きいためロ
ジックノイズの影響は増々犬きくなる。
これを解決するには共通のインピーダンスをなくするか
最小限におさえる必要がある。
最小限におさえる必要がある。
本発明の一つの目的は一つの半導体基体に形成されたア
ナログ回路とディジタル回路の間でのクロストークによ
る誤動ＶＦ＝を防止する技術を提供することにある。
ナログ回路とディジタル回路の間でのクロストークによ
る誤動ＶＦ＝を防止する技術を提供することにある。
本発明の他の一つの目的は高精度で安定動作できるアナ
ログ・ディジタル共存型のバイポーラＣＭＯ８ＩＣの提
供にある。
ログ・ディジタル共存型のバイポーラＣＭＯ８ＩＣの提
供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記σ〕とおりである。
を簡単に説明すれば下記σ〕とおりである。
すなわち、一つの半導体基体の一主面にアナログ回路と
ディジタル回路とが形成され、アナログ動作用の電源配
線（及び接地配線）とディジタル回路動作用の電源配線
（及び接地配線）とは互いに共用されることなくそれぞ
れ別々に設けられ、かつそれぞれ別個の外部接続用端子
（パッド）に接続され、これら端子には別個の外部リー
ドが接続されていることにより、アナログ回路とディジ
タル回路の電源（接地）配線におけろ共通インピーダン
スをなくしディジタル回路によるノイズのアナログ回路
への影響をなくしたものであろう〔実施例１〕 第２図に１つの半導体基体（チップ）１の一主面にＣＭ
Ｏ８ＩＣよりなるディジタル回路の）とノくイボーラＩ
Ｃよりなるアナログ回路囚とが形成されたバイポーラＣ
ＭＯ８半導体装置に本発明を適用した場合の一実施例が
示される。
ディジタル回路とが形成され、アナログ動作用の電源配
線（及び接地配線）とディジタル回路動作用の電源配線
（及び接地配線）とは互いに共用されることなくそれぞ
れ別々に設けられ、かつそれぞれ別個の外部接続用端子
（パッド）に接続され、これら端子には別個の外部リー
ドが接続されていることにより、アナログ回路とディジ
タル回路の電源（接地）配線におけろ共通インピーダン
スをなくしディジタル回路によるノイズのアナログ回路
への影響をなくしたものであろう〔実施例１〕 第２図に１つの半導体基体（チップ）１の一主面にＣＭ
Ｏ８ＩＣよりなるディジタル回路の）とノくイボーラＩ
Ｃよりなるアナログ回路囚とが形成されたバイポーラＣ
ＭＯ８半導体装置に本発明を適用した場合の一実施例が
示される。
同図に示すように基板の周辺にそってアルミニュウム膜
よりなる外部接続用配線端子（ポンディングパッド）４
が配設され、このうち、配線端子４ａ、にディジタル回
路動作用Ａ、６電源配線５ａ。
よりなる外部接続用配線端子（ポンディングパッド）４
が配設され、このうち、配線端子４ａ、にディジタル回
路動作用Ａ、６電源配線５ａ。
が接続され、電源電圧ＶＤＤがディジタル回路に供給さ
れ、別の配線端子４ａ、にアナログ回路動作用電源配線
５ａ２が接続され電源電圧ＶＣＣがアナログ回路に供給
されろうこれら配線端子４ａ、、４ａ。
れ、別の配線端子４ａ、にアナログ回路動作用電源配線
５ａ２が接続され電源電圧ＶＣＣがアナログ回路に供給
されろうこれら配線端子４ａ、、４ａ。
にはそれぞれにワイヤ３な介して外部リード（ピン）２
が結線されているう一方、電源用端子４ａ１゜４ａ、と
対向位置の配線端子４ｂ、、４ｂ２にはディジタル回路
及びアナログ回路からの接地用配線５ｂ、。
が結線されているう一方、電源用端子４ａ１゜４ａ、と
対向位置の配線端子４ｂ、、４ｂ２にはディジタル回路
及びアナログ回路からの接地用配線５ｂ、。
５ｂ、がそれぞれ接続されるとともに、ワイヤ３を介し
て外部のリード（ピン）２に結線されている。
て外部のリード（ピン）２に結線されている。
この実施例１によればディジタル回路とアナログ回路と
の各電源配線（接地配線）は別個の配線端子に接続され
、前掲第１図の配線８に対応する共通の電源（接地）配
線を有しな〜・ことから電源（接地）の共通インピーダ
ンスはない。又、ディジタル回路とアナログ回路に接続
された各電源（接地）端子はそれぞれにワイヤを介して
個別に外部リードに接続されており、この部分でも共通
のインピーダンスの問題はな〜・。したがって、この実
施例１の構造ではディジタルノイズによるアナログ回路
の電圧計下等の影響を完全に１（（することができる。
の各電源配線（接地配線）は別個の配線端子に接続され
、前掲第１図の配線８に対応する共通の電源（接地）配
線を有しな〜・ことから電源（接地）の共通インピーダ
ンスはない。又、ディジタル回路とアナログ回路に接続
された各電源（接地）端子はそれぞれにワイヤを介して
個別に外部リードに接続されており、この部分でも共通
のインピーダンスの問題はな〜・。したがって、この実
施例１の構造ではディジタルノイズによるアナログ回路
の電圧計下等の影響を完全に１（（することができる。
なお、この実施例のＩＣの完成図を図３に示す。
同図で８はレジンモールド後のＩＣ本体を示し、９．１
０は第２図のインナーリード２に連結するアクタ−リー
ドであり、９はアナログ回路用電源供給ピン、１０はデ
ィジタル回路用電源供給ピンである。このように、アナ
ログ回路とディジタル回路との電源（接地）リード（ピ
ン）を別々にとり、それぞれが独立して〜・るため、Ｉ
Ｃ完成後の最終検査工程におけるテスティング時に、デ
ィジタル電源電圧のみを選択的に高め、回路動作をはや
めて、テスティング時間の短縮を図ることが可能となっ
た。
０は第２図のインナーリード２に連結するアクタ−リー
ドであり、９はアナログ回路用電源供給ピン、１０はデ
ィジタル回路用電源供給ピンである。このように、アナ
ログ回路とディジタル回路との電源（接地）リード（ピ
ン）を別々にとり、それぞれが独立して〜・るため、Ｉ
Ｃ完成後の最終検査工程におけるテスティング時に、デ
ィジタル電源電圧のみを選択的に高め、回路動作をはや
めて、テスティング時間の短縮を図ることが可能となっ
た。
〔実施例２〕
第４図に本発明をバイポーラＣＭＯ８半導体装置に適用
した場合の他の一実施例が示される。
した場合の他の一実施例が示される。
この実施例２にお℃・て、半導体基体（チップ１）の内
部の形態は前掲実施ψ１］１のものと全く同一（第３図
と第４図とで共通の構成部分に対し同じ指示記号を付し
て〜・る。）であり、異なるところは基体周辺に個別に
形成されたディジタル回路とアナログ回路の電源（接地
）配線を接続した配線端子４ａ１＋４ａｚ （４ｂ＋、
４ｂｚ ）から共通の外部端子２ａ（２ｂ）に対しワイ
ヤ３により結線した点である。
部の形態は前掲実施ψ１］１のものと全く同一（第３図
と第４図とで共通の構成部分に対し同じ指示記号を付し
て〜・る。）であり、異なるところは基体周辺に個別に
形成されたディジタル回路とアナログ回路の電源（接地
）配線を接続した配線端子４ａ１＋４ａｚ （４ｂ＋、
４ｂｚ ）から共通の外部端子２ａ（２ｂ）に対しワイ
ヤ３により結線した点である。
このような実施例２によれば、実施例１と同様にディジ
タル回路とアナログ回路との各電源（接地）配線は別個
の端子に接続されて〜・ることにより共通のインピーダ
ンスはもたな（・。ただし、ディジタル回路とアナログ
回路に接続された各配線端子は共通のリード（ピン）に
ワイヤを介して接続され′Ｃおり、この部分で共通イン
ピーダンスをもつがワイヤやリードにおけるインピーダ
ンスはアルミニウム膜よりなる電源（接地）配線のそれ
よりはるかに小さく・ことからこの部分は、回路動作上
、さほど大きな悪影響は与えな℃・。したがってこの実
施例２の構造ではパッケージのビン数を増加させること
なくディジタルノイズによるアナログ回路の電圧降下環
の影響を少なくすることができる。
タル回路とアナログ回路との各電源（接地）配線は別個
の端子に接続されて〜・ることにより共通のインピーダ
ンスはもたな（・。ただし、ディジタル回路とアナログ
回路に接続された各配線端子は共通のリード（ピン）に
ワイヤを介して接続され′Ｃおり、この部分で共通イン
ピーダンスをもつがワイヤやリードにおけるインピーダ
ンスはアルミニウム膜よりなる電源（接地）配線のそれ
よりはるかに小さく・ことからこの部分は、回路動作上
、さほど大きな悪影響は与えな℃・。したがってこの実
施例２の構造ではパッケージのビン数を増加させること
なくディジタルノイズによるアナログ回路の電圧降下環
の影響を少なくすることができる。
〔実施例３〕
第５図に本発明をバイポーラＣＭＯ８半導体装置に適用
した場合のさらに他の一実施例が示される。
した場合のさらに他の一実施例が示される。
前掲の実施例１．２においては半導体チップ内にディジ
クル回路とアナログ回路とがならべ℃配置された例を示
したが、この実施例３ではチップの中心にディジタル回
路（Ｄ）を配置し、その周辺を取り囲むようにアナログ
回路図を配置した例を示す。なお、第３図、第４図とこ
の第５図とで共通の構成部分に対し同じ指示記号を付し
である。
クル回路とアナログ回路とがならべ℃配置された例を示
したが、この実施例３ではチップの中心にディジタル回
路（Ｄ）を配置し、その周辺を取り囲むようにアナログ
回路図を配置した例を示す。なお、第３図、第４図とこ
の第５図とで共通の構成部分に対し同じ指示記号を付し
である。
同図に示すように基板周辺に設Ｕ−られたアルミニウム
膜よりなる配線端子（）くノド）のうち、配線端子４ａ
を電源端子としてここから直接にディジタル回路動作用
電源配線５ａｌ とアナログ回路動作用電源配線５ａ２
が直接に分岐されそれぞれの回路（Ｄ）Ｗに配線されて
還・る。又、ディジタル回路（至）及びアナログ回路図
の接地側配線５ ｂ ＋ 、５ ｂ ２は電源用配線端
子５ａ、と対向位置にある接地用配線端子４ｂに直接に
接続されている。なお、各配線端子４ａ、４’ｂはワイ
ヤ３を介して外部リード（ピン）２ａ 、２ｂにそれぞ
れ結線されて−・る。
膜よりなる配線端子（）くノド）のうち、配線端子４ａ
を電源端子としてここから直接にディジタル回路動作用
電源配線５ａｌ とアナログ回路動作用電源配線５ａ２
が直接に分岐されそれぞれの回路（Ｄ）Ｗに配線されて
還・る。又、ディジタル回路（至）及びアナログ回路図
の接地側配線５ ｂ ＋ 、５ ｂ ２は電源用配線端
子５ａ、と対向位置にある接地用配線端子４ｂに直接に
接続されている。なお、各配線端子４ａ、４’ｂはワイ
ヤ３を介して外部リード（ピン）２ａ 、２ｂにそれぞ
れ結線されて−・る。
この°ような実施例３によれば、ディジタル回路と・ア
ナログ回路の各電源（接地）配線は配線端子より直接に
分岐された状態で接続されていることにより、電源（接
地）の共通インピーダンスは共通の電源（接地）配線が
ある場合に比して小さくすることができる。又、電源（
接地）配線端子に接続されたワイヤ及びリード自体のイ
ンピーダンスも小さし・ため、ディジタルノイズによる
アナログ回路の電圧降下の影響を少なくすることができ
る効果を有する。本実施例では、バンド面積を増加させ
ることがなく、チップ面積を小さくすることができると
いう利点がある。
ナログ回路の各電源（接地）配線は配線端子より直接に
分岐された状態で接続されていることにより、電源（接
地）の共通インピーダンスは共通の電源（接地）配線が
ある場合に比して小さくすることができる。又、電源（
接地）配線端子に接続されたワイヤ及びリード自体のイ
ンピーダンスも小さし・ため、ディジタルノイズによる
アナログ回路の電圧降下の影響を少なくすることができ
る効果を有する。本実施例では、バンド面積を増加させ
ることがなく、チップ面積を小さくすることができると
いう利点がある。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもな−・。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもな−・。
例えばディジタル回路用電源（接地）配線とアナログ回
路用電源（接地）配線とを一つの配線端子より分岐する
場合に、配線端子から直接に分岐させる代りに、配線端
子近傍で素子に接続される前に分岐してもよい。その場
合配線端子から分岐点までの配線の幅（又は厚さ）を十
分に大きくしてその部分のインピーダンスが太き（なら
な℃・ようにすることが望まいＶ。この実施例を第６図
に示す。なお同図で前掲の図面と共通の構成部分に対し
ては、同じ指示番号を付しである。
路用電源（接地）配線とを一つの配線端子より分岐する
場合に、配線端子から直接に分岐させる代りに、配線端
子近傍で素子に接続される前に分岐してもよい。その場
合配線端子から分岐点までの配線の幅（又は厚さ）を十
分に大きくしてその部分のインピーダンスが太き（なら
な℃・ようにすることが望まいＶ。この実施例を第６図
に示す。なお同図で前掲の図面と共通の構成部分に対し
ては、同じ指示番号を付しである。
本発明はアナログ・ディジタル共存形の半導体装置のス
ヘてに適用でき、特にアナログ、ディジタル共存形のバ
イポーラＣＭＯＳ Ｉ Ｃに適用して最も有効である。
ヘてに適用でき、特にアナログ、ディジタル共存形のバ
イポーラＣＭＯＳ Ｉ Ｃに適用して最も有効である。
なお、ＩＩＬ（集積注入論理素子）を組み込んだＢ１−
ｌ２Ｌアナログ・ディジタル共存形の半導体装置が知ら
れており、ＩＩＬを用℃・たディジタル回路ではスイッ
チング動作時にも電源（接地）配線にある程度の定電流
が流れており、０ＭＯ３ＩＣによるディジタル回路のよ
うな動作時の一瞬にパルス的に電流が流れるのとらが見
・ディジタルノイズの影響はそれほど多くはなし・が、
本発明を３８用すればＢｉ−ＣＭＯ８ＩＣの場合と同様
の効果を得ることができることは言うまでもな℃・。
ｌ２Ｌアナログ・ディジタル共存形の半導体装置が知ら
れており、ＩＩＬを用℃・たディジタル回路ではスイッ
チング動作時にも電源（接地）配線にある程度の定電流
が流れており、０ＭＯ３ＩＣによるディジタル回路のよ
うな動作時の一瞬にパルス的に電流が流れるのとらが見
・ディジタルノイズの影響はそれほど多くはなし・が、
本発明を３８用すればＢｉ−ＣＭＯ８ＩＣの場合と同様
の効果を得ることができることは言うまでもな℃・。
第１図はディジタル・アナログ変換器の一部を示す回路
図である。 第２図をマアナログ・ディジタル共存形バイポーラＣＭ
Ｏ３ＩＣに本発明を適用した場合の一実施例の平面図で
ある。 第３図は、本発明を用℃・たＩＣの完成図を示す斜視図
である。 第４図はアナログ・ディジタル共存形バイポーラＣＭＯ
３ＩＣに本発明を適用した場合の他の一実施例の平面図
である。 第５図はアナログ・ディジタル共存形バイポーラＣＭＯ
８ＩＣに本発明を適用した場合のさらに他の一実施例の
平面図である。 第６図は同じくアナログ・ディジタル共存形バイポーラ
ＣＭＯ８ＩＣに本発明を適用した場合のさらに他の一実
施例の平面図である。 １・・半導体基体（チップ）、２・・・リード（ピン）
、３・・ワイヤ、４・・外部接続用端子（ボンディング
バンド、又はバッド）、５ ・電源（接地）用配線、６
・・デコーダ、７・抵抗、８・・レジンモールドエ第
１ 図 ？ 第 ２ 図 第 ３ 図 β ／ 第 ４ｒ？１ ２へ Ｚメ 第 ５ 図 第 ６ 図
図である。 第２図をマアナログ・ディジタル共存形バイポーラＣＭ
Ｏ３ＩＣに本発明を適用した場合の一実施例の平面図で
ある。 第３図は、本発明を用℃・たＩＣの完成図を示す斜視図
である。 第４図はアナログ・ディジタル共存形バイポーラＣＭＯ
３ＩＣに本発明を適用した場合の他の一実施例の平面図
である。 第５図はアナログ・ディジタル共存形バイポーラＣＭＯ
８ＩＣに本発明を適用した場合のさらに他の一実施例の
平面図である。 第６図は同じくアナログ・ディジタル共存形バイポーラ
ＣＭＯ８ＩＣに本発明を適用した場合のさらに他の一実
施例の平面図である。 １・・半導体基体（チップ）、２・・・リード（ピン）
、３・・ワイヤ、４・・外部接続用端子（ボンディング
バンド、又はバッド）、５ ・電源（接地）用配線、６
・・デコーダ、７・抵抗、８・・レジンモールドエ第
１ 図 ？ 第 ２ 図 第 ３ 図 β ／ 第 ４ｒ？１ ２へ Ｚメ 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、 半導体基体の一主面に、アナログ回路とディジタ
ル回路とを具備し、前記アナログ回路を動作させろため
の電源配線と前記ディジタル回路を動作させるための電
源配線は、互いに共用されろことなく、それぞれ別々に
設けられ、それぞれ別個の外部接続用端子に接続されて
いることを特徴とする半導体集積回路装置。 ２、アナログ回路を構成するトランジスタは、バイポー
ラトランジスタであり、ディジタル回路を構成するトラ
ンジスタは、相補型絶縁ゲート型電界効果トランジスタ
である特許請求の範囲第１項記載の半導体集積回路装置
。 ３、外部接続用端子は、それぞれ個別のリードに接続さ
れていることを特徴とする特許請求の範囲第１項又は第
２項記載の半導体集積回路装置。 ４、半導体基体の一主面にアナログ回路とディジタル回
路とを具備し、前記アナログ回路な動作させるたのの電
源配線とディジタル回路を動作させるための電源配線と
は、同一の外部接続用端子に接続されており、前記外部
接続用端子から直接に分岐されろか、あるいは、該端子
の通例で分岐されて形成されていることを特徴とする半
導体集積回路装置。 ５、 アナログ回路を構成するトランジスタは、ノぐイ
ボーラトランジスタであり、ディジタル回路を構成する
トランジスタを気相桶型絶縁ゲート型電界効果トランジ
スタである特許請求の範囲第４項記戦の半導体集積回路
装置１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065465A JPS59193046A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065465A JPS59193046A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193046A true JPS59193046A (ja) | 1984-11-01 |
Family
ID=13287892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065465A Pending JPS59193046A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193046A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283152A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | 半導体装置 |
| JPS6424857U (ja) * | 1987-08-05 | 1989-02-10 | ||
| JPH01139437U (ja) * | 1988-03-18 | 1989-09-22 | ||
| JPH02143553A (ja) * | 1988-11-25 | 1990-06-01 | Nec Corp | 半導体装置 |
| JPH02110352U (ja) * | 1989-02-21 | 1990-09-04 | ||
| US6911700B2 (en) | 2002-12-06 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device including digital and analog circuits comprising electrostatic destruction protection circuits |
| EP1811563A2 (en) * | 2006-01-24 | 2007-07-25 | Denso Corporation | Ball grid array |
| EP3285293A1 (en) * | 2016-08-17 | 2018-02-21 | EM Microelectronic-Marin SA | Integrated circuit die having a split solder pad |
| EP4084069A4 (en) * | 2020-01-23 | 2023-05-17 | Huawei Technologies Co., Ltd. | CHIP DEVICE, CIRCUIT AND WIRELESS COMMUNICATION DEVICE |
-
1983
- 1983-04-15 JP JP58065465A patent/JPS59193046A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283152A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | 半導体装置 |
| JPS6424857U (ja) * | 1987-08-05 | 1989-02-10 | ||
| JPH01139437U (ja) * | 1988-03-18 | 1989-09-22 | ||
| JPH02143553A (ja) * | 1988-11-25 | 1990-06-01 | Nec Corp | 半導体装置 |
| JPH02110352U (ja) * | 1989-02-21 | 1990-09-04 | ||
| US6911700B2 (en) | 2002-12-06 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device including digital and analog circuits comprising electrostatic destruction protection circuits |
| EP1811563A2 (en) * | 2006-01-24 | 2007-07-25 | Denso Corporation | Ball grid array |
| EP3285293A1 (en) * | 2016-08-17 | 2018-02-21 | EM Microelectronic-Marin SA | Integrated circuit die having a split solder pad |
| US10096561B2 (en) | 2016-08-17 | 2018-10-09 | Em Microelectronic-Marin Sa | Integrated circuit die having a split solder pad |
| US10192798B2 (en) | 2016-08-17 | 2019-01-29 | Em Microelectronic-Marin Sa | Integrated circuit die having a split solder pad |
| EP4084069A4 (en) * | 2020-01-23 | 2023-05-17 | Huawei Technologies Co., Ltd. | CHIP DEVICE, CIRCUIT AND WIRELESS COMMUNICATION DEVICE |
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