JPS5919291A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5919291A JPS5919291A JP57125687A JP12568782A JPS5919291A JP S5919291 A JPS5919291 A JP S5919291A JP 57125687 A JP57125687 A JP 57125687A JP 12568782 A JP12568782 A JP 12568782A JP S5919291 A JPS5919291 A JP S5919291A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- data
- memory device
- semiconductor memory
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置、特に、高Ｓ／Ｎ化ならび
に高速化に好適な半導体メモリ装置′に関する。
に高速化に好適な半導体メモリ装置′に関する。
従来高Ｓ／Ｎ化を達成する手段として、特願昭５６−０
８１０４２がある。すなわち、第１図に示すように、第
１の１本のデータ線を複数個、たとえば１）ｏｏ 、
］）ｏ１． ＤＯ２、ｆ）ｏ３ あるいはＤｉｅ、 Ｄ
ｌｌ。
８１０４２がある。すなわち、第１図に示すように、第
１の１本のデータ線を複数個、たとえば１）ｏｏ 、
］）ｏ１． ＤＯ２、ｆ）ｏ３ あるいはＤｉｅ、 Ｄ
ｌｌ。
Ｄ１２． Ｄｔａに分割し、これらの分割されたデータ
線と、スイッチ５ＷＯＯなどを介して第２のデータ線ｌ
１０（０）、 ｌ１０（１）、 ｌ１０（２）、 ｌ１
０（３）とでデータの授受を行う方式である。この方式
では、第１のデータ線が細分化されるために、その分だ
けメモリセルからみた負荷容量が小さくなり高Ｓ／Ｎ化
あるいは高速化が可能となる。しかし本方式は、第２の
データ線ｌ１０（０）、 ｌ１０（１）。
線と、スイッチ５ＷＯＯなどを介して第２のデータ線ｌ
１０（０）、 ｌ１０（１）、 ｌ１０（２）、 ｌ１
０（３）とでデータの授受を行う方式である。この方式
では、第１のデータ線が細分化されるために、その分だ
けメモリセルからみた負荷容量が小さくなり高Ｓ／Ｎ化
あるいは高速化が可能となる。しかし本方式は、第２の
データ線ｌ１０（０）、 ｌ１０（１）。
ｌ１０（２）、ｌ１０（３）には多数のスイッチに関係
する多数のトランジスタが接続されるので、これら第２
のデータ線の負荷容量が大になるので高Ｓ／Ｎ化、高速
化には限界がある。
する多数のトランジスタが接続されるので、これら第２
のデータ線の負荷容量が大になるので高Ｓ／Ｎ化、高速
化には限界がある。
なお、Ｗはワードライン、ＸＤＥｃおよびＹＤＥＣはＸ
およびＹデコーダ、ＲＷＣはリードライトコントローラ
、ＭＣはメモリセル、ｗＥはライトイネーブル信号、Ｄ
Ｉは入力データ、Ｄｏｕｔは出力データを示す。
およびＹデコーダ、ＲＷＣはリードライトコントローラ
、ＭＣはメモリセル、ｗＥはライトイネーブル信号、Ｄ
Ｉは入力データ、Ｄｏｕｔは出力データを示す。
本発明の目的は、第２のデータ線の容量を低減するメモ
リ装置を提供することにある。
リ装置を提供することにある。
第２図は、本発明の概念図である。すなわち第２のデー
タ線ｌ１０（ＯＬ ｌ１０（υを、分割された第１のデ
ータ線、［）ｏｏ 、 Ｄｏｔ 、 ＤＯ２、］）ａｓ
等と並行に配置したものである。こうすることによ
って、Ｉ、１０（０）、 ｌ１０（１）の負荷容量は
、１本のデータ線の分割数に対応した少数のスイッチに
関係するトランジスタのみが接続されるので、第１図に
比べて格段と小さくなる。したがって、例えハスイツチ
５ＷＯＯ，５ＷＯ１等によってｌ１０（０）、 ｌ１０
（１）に高速にとシ出された信号はＹデコーダＹＤＥＣ
によって制御されるスイッチ５Ｗｙｏ、５ＷＹ１のいず
れかが選択されて第３のデータ線Ｉ１０に出力され、リ
ードライト制御回路比ＷＣによってデータ出力ｆ）ｏｕ
ｔ となる。
タ線ｌ１０（ＯＬ ｌ１０（υを、分割された第１のデ
ータ線、［）ｏｏ 、 Ｄｏｔ 、 ＤＯ２、］）ａｓ
等と並行に配置したものである。こうすることによ
って、Ｉ、１０（０）、 ｌ１０（１）の負荷容量は
、１本のデータ線の分割数に対応した少数のスイッチに
関係するトランジスタのみが接続されるので、第１図に
比べて格段と小さくなる。したがって、例えハスイツチ
５ＷＯＯ，５ＷＯ１等によってｌ１０（０）、 ｌ１０
（１）に高速にとシ出された信号はＹデコーダＹＤＥＣ
によって制御されるスイッチ５Ｗｙｏ、５ＷＹ１のいず
れかが選択されて第３のデータ線Ｉ１０に出力され、リ
ードライト制御回路比ＷＣによってデータ出力ｆ）ｏｕ
ｔ となる。
第３図は、第２図の更に詳細な実施例で、各データ線に
センスアンプＳＡｔ、ＳＡ２．ＳＡｓを設けた例である
。これによって各データ線に現われた信号を高速に増幅
することができる。場合によっては、各センスアンプを
適宜と９除いた構成もとれることは自明である。
センスアンプＳＡｔ、ＳＡ２．ＳＡｓを設けた例である
。これによって各データ線に現われた信号を高速に増幅
することができる。場合によっては、各センスアンプを
適宜と９除いた構成もとれることは自明である。
第４図は、第２図の変形でデータ線が対線で構成される
例である。
例である。
第５〜第７はデータ線が対線で構成されるメモリセルの
具体例である。第５図は、スタティック几ＡＭなどで用
いられているフリップフロップ型メモリセルＭＣである
。第６図は、例えば、特願昭５０−５９７８３に開示さ
れているツインメモリセルの例、第７図は、例えば、特
願昭４９−１４８０５６に開示きれオいる如きメモリセ
ルである。
具体例である。第５図は、スタティック几ＡＭなどで用
いられているフリップフロップ型メモリセルＭＣである
。第６図は、例えば、特願昭５０−５９７８３に開示さ
れているツインメモリセルの例、第７図は、例えば、特
願昭４９−１４８０５６に開示きれオいる如きメモリセ
ルである。
第８図は、特願昭４９−１４８０５６の従来例として記
述されているメモリセル（Ｑｐｅｎ １３ｉｔ Ｌｉｎ
ｅＣｅｌｌ ）に対して、本発明を適用した例でおる
。
述されているメモリセル（Ｑｐｅｎ １３ｉｔ Ｌｉｎ
ｅＣｅｌｌ ）に対して、本発明を適用した例でおる
。
第９図は、第３図の具体的実施例を、１ビツトのメモリ
セルが１トランジスタとキャパシターで構成されるセル
について示したものである。動作の概要は下記の通シで
ある。
セルが１トランジスタとキャパシターで構成されるセル
について示したものである。動作の概要は下記の通シで
ある。
まずワード線Ｗが選択されると、メモリセルＭＣが接続
されるデータ線ＤＯＯ、ＤＩＯ、Ｄ２Ｇ 、 ］）３゜
に、各セルＭＣから微少な読み出し信号が出力される。
されるデータ線ＤＯＯ、ＤＩＯ、Ｄ２Ｇ 、 ］）３゜
に、各セルＭＣから微少な読み出し信号が出力される。
同時にダミーワード線ＤＷＬにもパルス電圧が印加され
、ダミーセルＤＣが接続されるデータ線］）ｏｏ 、
Ｉ）ｔｏ 、 Ｄ２０ 、 ］）ａｏに、各ダミーセル
ＤＣから、上記メモリセルＭＣからの′１″と′ＯＨの
出力信号の中間レベルが出力される。これらデータ、％
１ｌ）ｏｏ、 ＤＩＧなどの対線の出力信号がデータ線
ＧＣＬをＯＮにすることによってセンスアンプＳＡｉに
伝達され、センスアンプＳＡＩによって差動増幅される
。この増幅された信号は、アドレス信号で制御すること
によって、信号−ＩＯＣｏあるいはＩＯｃ １のいずれ
かをＯＮすることによってセンスアンプＳＡＩに出力さ
れる。たとえば、信号ｌ０ＣＯをＯＮすれば、対線ＤＩ
ＯとＤＩＯならびに対線ｐ３０とＤ３０のそれぞれの信
号がそれぞれに対応したセンスアンプＳＡ２に出力され
る。同様に、信号ｌ０ＣｘをＯＮにすれば、対線１）ｏ
ｏと］）ｏｏならびに対線Ｄ２０とＤ２０の信号がそれ
ぞれに対応したセンスアンプＳＡ２に出力される。本例
では対線Ｉ ／ ０ （０）とＩ ／ Ｏ（０）ならび
に対線ｌ１０（１）とＩ ／ Ｏ（１）の配線ピッチを
犬にするために信号ｌ０ＣＯ，ｌ０Ｃ１でデコードした
例である。本方式は、対線Ｉ ／ Ｏ（０）とＩ ／
Ｏ（０）などを、特願昭５６−０８１０’４２のように
、配線ピッチを大にする製造が比較的難かしい２層目の
Ａ４で形成した場合に有効である。尚信号ｌ０Ｃ２，ｌ
０Ｃ３で制御される回路５ＡＩＯ（図中の詳細は簡単の
ため省略）の動作についても同様である。
、ダミーセルＤＣが接続されるデータ線］）ｏｏ 、
Ｉ）ｔｏ 、 Ｄ２０ 、 ］）ａｏに、各ダミーセル
ＤＣから、上記メモリセルＭＣからの′１″と′ＯＨの
出力信号の中間レベルが出力される。これらデータ、％
１ｌ）ｏｏ、 ＤＩＧなどの対線の出力信号がデータ線
ＧＣＬをＯＮにすることによってセンスアンプＳＡｉに
伝達され、センスアンプＳＡＩによって差動増幅される
。この増幅された信号は、アドレス信号で制御すること
によって、信号−ＩＯＣｏあるいはＩＯｃ １のいずれ
かをＯＮすることによってセンスアンプＳＡＩに出力さ
れる。たとえば、信号ｌ０ＣＯをＯＮすれば、対線ＤＩ
ＯとＤＩＯならびに対線ｐ３０とＤ３０のそれぞれの信
号がそれぞれに対応したセンスアンプＳＡ２に出力され
る。同様に、信号ｌ０ＣｘをＯＮにすれば、対線１）ｏ
ｏと］）ｏｏならびに対線Ｄ２０とＤ２０の信号がそれ
ぞれに対応したセンスアンプＳＡ２に出力される。本例
では対線Ｉ ／ ０ （０）とＩ ／ Ｏ（０）ならび
に対線ｌ１０（１）とＩ ／ Ｏ（１）の配線ピッチを
犬にするために信号ｌ０ＣＯ，ｌ０Ｃ１でデコードした
例である。本方式は、対線Ｉ ／ Ｏ（０）とＩ ／
Ｏ（０）などを、特願昭５６−０８１０’４２のように
、配線ピッチを大にする製造が比較的難かしい２層目の
Ａ４で形成した場合に有効である。尚信号ｌ０Ｃ２，ｌ
０Ｃ３で制御される回路５ＡＩＯ（図中の詳細は簡単の
ため省略）の動作についても同様である。
以上述べた実施例で明らかなように、本発明では、従来
に比べてデータ線の負荷容量が軽減される結果、高Ｓ／
Ｎを維持したままで高速化が達成できる。
に比べてデータ線の負荷容量が軽減される結果、高Ｓ／
Ｎを維持したままで高速化が達成できる。
第１図は従来の構成図、第２〜９図は本発明の実施例で
、第２図は概念図、第３図は一実施例の今 回路図、第Ｘ図は他の実施例の回路図、第５図〜第７図
はメモリセルの構成図、第８図および第９図はさらに他
の実施例の回路図を示す。 ］）ｏｏ 、 ］）ｏｔ 、 ＤＯ２・・・第１のデー
タ線、Ｉ ／ Ｏ（０） 。
、第２図は概念図、第３図は一実施例の今 回路図、第Ｘ図は他の実施例の回路図、第５図〜第７図
はメモリセルの構成図、第８図および第９図はさらに他
の実施例の回路図を示す。 ］）ｏｏ 、 ］）ｏｔ 、 ＤＯ２・・・第１のデー
タ線、Ｉ ／ Ｏ（０） 。
Claims (1)
- 【特許請求の範囲】 １、分割された第１のデータ線群と、第１のスイッチを
介して該第１のデータ線群とデータの授受を行うだめの
第２のデータ線とを有し、該第２のデータ線が該第１の
データ線群と同一方向に配置された半導体メモリ装置。 ２、前記第１のスイッチがアドレスによって制御された
請求範囲第１項記載の半導体メモリ装置。 ３、第２のデータ線がアドレスで制御される第２のスイ
ッチを介して第３のデータ線に接続された請求範囲第１
項記載の半導体メモリ装置。 ４、前記第１．第２ならびに第３のデータ線が対線でな
る請求範囲第１項記載゛の半導体メモリ装置。 ５、前記第１のデータ線群の各々にセンスアンプが接続
された請求範囲第１項記載の半導体メモリ装置。 ６、前記第２．第３のデータ線のそれぞれにあるいはい
ずれか一方にセンスアンプが接続された請求範囲第１項
記載の半導体メモリ装置。 ７、前記第２のデータ線がワード線あるいはデータ線を
構成する金属とは異なる層の金属で形成された請求範囲
第１項記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
| EP83107070A EP0101884A3 (en) | 1982-07-21 | 1983-07-19 | Monolithic semiconductor memory |
| US06/515,519 US4590588A (en) | 1982-07-21 | 1983-07-20 | Monolithic semiconductor memory |
| KR1019830003347A KR910002962B1 (ko) | 1982-07-21 | 1983-07-20 | 데이터선의 저항을 저감하는 모노리식 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919291A true JPS5919291A (ja) | 1984-01-31 |
| JPH0321996B2 JPH0321996B2 (ja) | 1991-03-25 |
Family
ID=14916191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125687A Granted JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919291A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171691A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPS62226024A (ja) * | 1986-03-28 | 1987-10-05 | Matsushita Electric Ind Co Ltd | 分光器 |
| JPS63183692A (ja) * | 1986-09-30 | 1988-07-29 | Toshiba Corp | 半導体記憶装置 |
| JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
| US5386394A (en) * | 1992-09-03 | 1995-01-31 | Hitachi, Ltd. | Semiconductor memory device for performing parallel operations on hierarchical data lines |
-
1982
- 1982-07-21 JP JP57125687A patent/JPS5919291A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171691A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
| JPH0513359B2 (ja) * | 1985-06-19 | 1993-02-22 | Tokyo Shibaura Electric Co | |
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPS62226024A (ja) * | 1986-03-28 | 1987-10-05 | Matsushita Electric Ind Co Ltd | 分光器 |
| JPS63183692A (ja) * | 1986-09-30 | 1988-07-29 | Toshiba Corp | 半導体記憶装置 |
| JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
| US5386394A (en) * | 1992-09-03 | 1995-01-31 | Hitachi, Ltd. | Semiconductor memory device for performing parallel operations on hierarchical data lines |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321996B2 (ja) | 1991-03-25 |
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