JPS5919291A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5919291A JPS5919291A JP57125687A JP12568782A JPS5919291A JP S5919291 A JPS5919291 A JP S5919291A JP 57125687 A JP57125687 A JP 57125687A JP 12568782 A JP12568782 A JP 12568782A JP S5919291 A JPS5919291 A JP S5919291A
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- JP
- Japan
- Prior art keywords
- data line
- data
- memory device
- semiconductor memory
- lines
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置、特に、高S/N化ならび
に高速化に好適な半導体メモリ装置′に関する。
に高速化に好適な半導体メモリ装置′に関する。
従来高S/N化を達成する手段として、特願昭56−0
81042がある。すなわち、第1図に示すように、第
1の1本のデータ線を複数個、たとえば1)oo 、
])o1. DO2、f)o3 あるいはDie、 D
ll。
81042がある。すなわち、第1図に示すように、第
1の1本のデータ線を複数個、たとえば1)oo 、
])o1. DO2、f)o3 あるいはDie、 D
ll。
D12. Dtaに分割し、これらの分割されたデータ
線と、スイッチ5WOOなどを介して第2のデータ線l
10(0)、 l10(1)、 l10(2)、 l1
0(3)とでデータの授受を行う方式である。この方式
では、第1のデータ線が細分化されるために、その分だ
けメモリセルからみた負荷容量が小さくなり高S/N化
あるいは高速化が可能となる。しかし本方式は、第2の
データ線l10(0)、 l10(1)。
線と、スイッチ5WOOなどを介して第2のデータ線l
10(0)、 l10(1)、 l10(2)、 l1
0(3)とでデータの授受を行う方式である。この方式
では、第1のデータ線が細分化されるために、その分だ
けメモリセルからみた負荷容量が小さくなり高S/N化
あるいは高速化が可能となる。しかし本方式は、第2の
データ線l10(0)、 l10(1)。
l10(2)、l10(3)には多数のスイッチに関係
する多数のトランジスタが接続されるので、これら第2
のデータ線の負荷容量が大になるので高S/N化、高速
化には限界がある。
する多数のトランジスタが接続されるので、これら第2
のデータ線の負荷容量が大になるので高S/N化、高速
化には限界がある。
なお、Wはワードライン、XDEcおよびYDECはX
およびYデコーダ、RWCはリードライトコントローラ
、MCはメモリセル、wEはライトイネーブル信号、D
Iは入力データ、Doutは出力データを示す。
およびYデコーダ、RWCはリードライトコントローラ
、MCはメモリセル、wEはライトイネーブル信号、D
Iは入力データ、Doutは出力データを示す。
本発明の目的は、第2のデータ線の容量を低減するメモ
リ装置を提供することにある。
リ装置を提供することにある。
第2図は、本発明の概念図である。すなわち第2のデー
タ線l10(OL l10(υを、分割された第1のデ
ータ線、[)oo 、 Dot 、 DO2、])as
等と並行に配置したものである。こうすることによ
って、I、10(0)、 l10(1)の負荷容量は
、1本のデータ線の分割数に対応した少数のスイッチに
関係するトランジスタのみが接続されるので、第1図に
比べて格段と小さくなる。したがって、例えハスイツチ
5WOO,5WO1等によってl10(0)、 l10
(1)に高速にとシ出された信号はYデコーダYDEC
によって制御されるスイッチ5Wyo、5WY1のいず
れかが選択されて第3のデータ線I10に出力され、リ
ードライト制御回路比WCによってデータ出力f)ou
t となる。
タ線l10(OL l10(υを、分割された第1のデ
ータ線、[)oo 、 Dot 、 DO2、])as
等と並行に配置したものである。こうすることによ
って、I、10(0)、 l10(1)の負荷容量は
、1本のデータ線の分割数に対応した少数のスイッチに
関係するトランジスタのみが接続されるので、第1図に
比べて格段と小さくなる。したがって、例えハスイツチ
5WOO,5WO1等によってl10(0)、 l10
(1)に高速にとシ出された信号はYデコーダYDEC
によって制御されるスイッチ5Wyo、5WY1のいず
れかが選択されて第3のデータ線I10に出力され、リ
ードライト制御回路比WCによってデータ出力f)ou
t となる。
第3図は、第2図の更に詳細な実施例で、各データ線に
センスアンプSAt、SA2.SAsを設けた例である
。これによって各データ線に現われた信号を高速に増幅
することができる。場合によっては、各センスアンプを
適宜と9除いた構成もとれることは自明である。
センスアンプSAt、SA2.SAsを設けた例である
。これによって各データ線に現われた信号を高速に増幅
することができる。場合によっては、各センスアンプを
適宜と9除いた構成もとれることは自明である。
第4図は、第2図の変形でデータ線が対線で構成される
例である。
例である。
第5〜第7はデータ線が対線で構成されるメモリセルの
具体例である。第5図は、スタティック几AMなどで用
いられているフリップフロップ型メモリセルMCである
。第6図は、例えば、特願昭50−59783に開示さ
れているツインメモリセルの例、第7図は、例えば、特
願昭49−148056に開示きれオいる如きメモリセ
ルである。
具体例である。第5図は、スタティック几AMなどで用
いられているフリップフロップ型メモリセルMCである
。第6図は、例えば、特願昭50−59783に開示さ
れているツインメモリセルの例、第7図は、例えば、特
願昭49−148056に開示きれオいる如きメモリセ
ルである。
第8図は、特願昭49−148056の従来例として記
述されているメモリセル(Qpen 13it Lin
eCell )に対して、本発明を適用した例でおる
。
述されているメモリセル(Qpen 13it Lin
eCell )に対して、本発明を適用した例でおる
。
第9図は、第3図の具体的実施例を、1ビツトのメモリ
セルが1トランジスタとキャパシターで構成されるセル
について示したものである。動作の概要は下記の通シで
ある。
セルが1トランジスタとキャパシターで構成されるセル
について示したものである。動作の概要は下記の通シで
ある。
まずワード線Wが選択されると、メモリセルMCが接続
されるデータ線DOO、DIO、D2G 、 ])3゜
に、各セルMCから微少な読み出し信号が出力される。
されるデータ線DOO、DIO、D2G 、 ])3゜
に、各セルMCから微少な読み出し信号が出力される。
同時にダミーワード線DWLにもパルス電圧が印加され
、ダミーセルDCが接続されるデータ線])oo 、
I)to 、 D20 、 ])aoに、各ダミーセル
DCから、上記メモリセルMCからの′1″と′OHの
出力信号の中間レベルが出力される。これらデータ、%
1l)oo、 DIGなどの対線の出力信号がデータ線
GCLをONにすることによってセンスアンプSAiに
伝達され、センスアンプSAIによって差動増幅される
。この増幅された信号は、アドレス信号で制御すること
によって、信号−IOCoあるいはIOc 1のいずれ
かをONすることによってセンスアンプSAIに出力さ
れる。たとえば、信号l0COをONすれば、対線DI
OとDIOならびに対線p30とD30のそれぞれの信
号がそれぞれに対応したセンスアンプSA2に出力され
る。同様に、信号l0CxをONにすれば、対線1)o
oと])ooならびに対線D20とD20の信号がそれ
ぞれに対応したセンスアンプSA2に出力される。本例
では対線I / 0 (0)とI / O(0)ならび
に対線l10(1)とI / O(1)の配線ピッチを
犬にするために信号l0CO,l0C1でデコードした
例である。本方式は、対線I / O(0)とI /
O(0)などを、特願昭56−0810’42のように
、配線ピッチを大にする製造が比較的難かしい2層目の
A4で形成した場合に有効である。尚信号l0C2,l
0C3で制御される回路5AIO(図中の詳細は簡単の
ため省略)の動作についても同様である。
、ダミーセルDCが接続されるデータ線])oo 、
I)to 、 D20 、 ])aoに、各ダミーセル
DCから、上記メモリセルMCからの′1″と′OHの
出力信号の中間レベルが出力される。これらデータ、%
1l)oo、 DIGなどの対線の出力信号がデータ線
GCLをONにすることによってセンスアンプSAiに
伝達され、センスアンプSAIによって差動増幅される
。この増幅された信号は、アドレス信号で制御すること
によって、信号−IOCoあるいはIOc 1のいずれ
かをONすることによってセンスアンプSAIに出力さ
れる。たとえば、信号l0COをONすれば、対線DI
OとDIOならびに対線p30とD30のそれぞれの信
号がそれぞれに対応したセンスアンプSA2に出力され
る。同様に、信号l0CxをONにすれば、対線1)o
oと])ooならびに対線D20とD20の信号がそれ
ぞれに対応したセンスアンプSA2に出力される。本例
では対線I / 0 (0)とI / O(0)ならび
に対線l10(1)とI / O(1)の配線ピッチを
犬にするために信号l0CO,l0C1でデコードした
例である。本方式は、対線I / O(0)とI /
O(0)などを、特願昭56−0810’42のように
、配線ピッチを大にする製造が比較的難かしい2層目の
A4で形成した場合に有効である。尚信号l0C2,l
0C3で制御される回路5AIO(図中の詳細は簡単の
ため省略)の動作についても同様である。
以上述べた実施例で明らかなように、本発明では、従来
に比べてデータ線の負荷容量が軽減される結果、高S/
Nを維持したままで高速化が達成できる。
に比べてデータ線の負荷容量が軽減される結果、高S/
Nを維持したままで高速化が達成できる。
第1図は従来の構成図、第2〜9図は本発明の実施例で
、第2図は概念図、第3図は一実施例の今 回路図、第X図は他の実施例の回路図、第5図〜第7図
はメモリセルの構成図、第8図および第9図はさらに他
の実施例の回路図を示す。 ])oo 、 ])ot 、 DO2・・・第1のデー
タ線、I / O(0) 。
、第2図は概念図、第3図は一実施例の今 回路図、第X図は他の実施例の回路図、第5図〜第7図
はメモリセルの構成図、第8図および第9図はさらに他
の実施例の回路図を示す。 ])oo 、 ])ot 、 DO2・・・第1のデー
タ線、I / O(0) 。
Claims (1)
- 【特許請求の範囲】 1、分割された第1のデータ線群と、第1のスイッチを
介して該第1のデータ線群とデータの授受を行うだめの
第2のデータ線とを有し、該第2のデータ線が該第1の
データ線群と同一方向に配置された半導体メモリ装置。 2、前記第1のスイッチがアドレスによって制御された
請求範囲第1項記載の半導体メモリ装置。 3、第2のデータ線がアドレスで制御される第2のスイ
ッチを介して第3のデータ線に接続された請求範囲第1
項記載の半導体メモリ装置。 4、前記第1.第2ならびに第3のデータ線が対線でな
る請求範囲第1項記載゛の半導体メモリ装置。 5、前記第1のデータ線群の各々にセンスアンプが接続
された請求範囲第1項記載の半導体メモリ装置。 6、前記第2.第3のデータ線のそれぞれにあるいはい
ずれか一方にセンスアンプが接続された請求範囲第1項
記載の半導体メモリ装置。 7、前記第2のデータ線がワード線あるいはデータ線を
構成する金属とは異なる層の金属で形成された請求範囲
第1項記載の半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
EP83107070A EP0101884A3 (en) | 1982-07-21 | 1983-07-19 | Monolithic semiconductor memory |
US06/515,519 US4590588A (en) | 1982-07-21 | 1983-07-20 | Monolithic semiconductor memory |
KR1019830003347A KR910002962B1 (ko) | 1982-07-21 | 1983-07-20 | 데이터선의 저항을 저감하는 모노리식 반도체 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5919291A true JPS5919291A (ja) | 1984-01-31 |
JPH0321996B2 JPH0321996B2 (ja) | 1991-03-25 |
Family
ID=14916191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57125687A Granted JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5919291A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60171691A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体記憶装置 |
JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
JPS62226024A (ja) * | 1986-03-28 | 1987-10-05 | Matsushita Electric Ind Co Ltd | 分光器 |
JPS63183692A (ja) * | 1986-09-30 | 1988-07-29 | Toshiba Corp | 半導体記憶装置 |
JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
US5386394A (en) * | 1992-09-03 | 1995-01-31 | Hitachi, Ltd. | Semiconductor memory device for performing parallel operations on hierarchical data lines |
-
1982
- 1982-07-21 JP JP57125687A patent/JPS5919291A/ja active Granted
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60171691A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体記憶装置 |
JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
JPH0513359B2 (ja) * | 1985-06-19 | 1993-02-22 | Tokyo Shibaura Electric Co | |
JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
JPS62226024A (ja) * | 1986-03-28 | 1987-10-05 | Matsushita Electric Ind Co Ltd | 分光器 |
JPS63183692A (ja) * | 1986-09-30 | 1988-07-29 | Toshiba Corp | 半導体記憶装置 |
JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
US5386394A (en) * | 1992-09-03 | 1995-01-31 | Hitachi, Ltd. | Semiconductor memory device for performing parallel operations on hierarchical data lines |
Also Published As
Publication number | Publication date |
---|---|
JPH0321996B2 (ja) | 1991-03-25 |
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