JPS59181826A - スイツチング回路 - Google Patents
スイツチング回路Info
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- JPS59181826A JPS59181826A JP58055833A JP5583383A JPS59181826A JP S59181826 A JPS59181826 A JP S59181826A JP 58055833 A JP58055833 A JP 58055833A JP 5583383 A JP5583383 A JP 5583383A JP S59181826 A JPS59181826 A JP S59181826A
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- Japan
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- transistor
- voltage
- terminal
- gate
- switching circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はスイッチング回路に係り、特に3個以下のMO
S)ランジスタを組み合せて出力端子の選択および出力
端子に生じる電圧の極性を制御できるMOS)ランジス
タのスイッチング回路に関する。
S)ランジスタを組み合せて出力端子の選択および出力
端子に生じる電圧の極性を制御できるMOS)ランジス
タのスイッチング回路に関する。
(2) 技術の背景
最近の大規模集積化技術の発展に伴い、MOS技術によ
る記憶回路の容量は、ますます大規模となり、とくに、
PチャンネルMOSトランジスタ及びNチャンネルMO
S I−ランジスクを組め合せるいわゆるCMOS )
ランジスクば、特性が良くまた消費電力が少ないことか
ら、大規模な記憶回路や他の論理回路に応用され、集積
回路はCMOSが主流となってきた。
る記憶回路の容量は、ますます大規模となり、とくに、
PチャンネルMOSトランジスタ及びNチャンネルMO
S I−ランジスクを組め合せるいわゆるCMOS )
ランジスクば、特性が良くまた消費電力が少ないことか
ら、大規模な記憶回路や他の論理回路に応用され、集積
回路はCMOSが主流となってきた。
記憶回路において、大規模集積化されると、メモリアレ
イ部の故障の確率も大きくなり、大規模な記憶回路にお
いては、冗長アレイを設けておいて、故障アレイ部を使
用しないようにする冗長技術すなわちエラーコレクティ
ング回路等をメモリアレイ部の周辺に挿入する技術がま
ずます重要視されてきた。
イ部の故障の確率も大きくなり、大規模な記憶回路にお
いては、冗長アレイを設けておいて、故障アレイ部を使
用しないようにする冗長技術すなわちエラーコレクティ
ング回路等をメモリアレイ部の周辺に挿入する技術がま
ずます重要視されてきた。
このようなメモリエラーコレクティング回路は。
一種のスイッチング回路であってメモリアレイ部の部分
集合を選択すると同時に、出力に伝達するべきパルス信
号の極性すなわち正電圧、負電圧の選択を行なう必要が
ある。
集合を選択すると同時に、出力に伝達するべきパルス信
号の極性すなわち正電圧、負電圧の選択を行なう必要が
ある。
(3) 従来技術と問題点
従来、この種のスイッチング回路は、出力端子の選択に
は、物理的に結線をしなおす方式すなわちフユーズ方式
を採用しているものが多く、とくにレーザーを用いたレ
ーザーフユーズ方式が使用されていた。しかし、このよ
うなフユーズ方式は一度結線の選択を決めてしまうと、
二度と結線の状態を変えることのできない、所謂不揮発
性選択方式であるために2選択に自由度がなくユーザー
にとって9選択を動的に変化させて使用することができ
ないという欠点があった。
は、物理的に結線をしなおす方式すなわちフユーズ方式
を採用しているものが多く、とくにレーザーを用いたレ
ーザーフユーズ方式が使用されていた。しかし、このよ
うなフユーズ方式は一度結線の選択を決めてしまうと、
二度と結線の状態を変えることのできない、所謂不揮発
性選択方式であるために2選択に自由度がなくユーザー
にとって9選択を動的に変化させて使用することができ
ないという欠点があった。
また、従来においても、電気的回路を用いて。
選択において電気的に自由に、出力端子を選択するスイ
ッチング回路は存在していたが、トランジスタの数が数
十個も必要となり、スイッチング回路の全体の面積は大
きく、したがって記憶回路等にそのままこのスイッチン
グ回路を適用すると全体のチップ面積は極めて太き(な
るという欠点があった。
ッチング回路は存在していたが、トランジスタの数が数
十個も必要となり、スイッチング回路の全体の面積は大
きく、したがって記憶回路等にそのままこのスイッチン
グ回路を適用すると全体のチップ面積は極めて太き(な
るという欠点があった。
(4) 発明の目的
本発明は2 このような従来の欠点を除去し、3個以下
のトランジスタで2つの出力端子の選択を行い、かつま
た各選択された出力端子の電圧の極性を選択できる極め
て、簡単な構成のMOSスイッチング回路を提供するも
のである。
のトランジスタで2つの出力端子の選択を行い、かつま
た各選択された出力端子の電圧の極性を選択できる極め
て、簡単な構成のMOSスイッチング回路を提供するも
のである。
(5) 発明の構成
本発明は第1のMO3I−ランジスタのゲートとドレイ
ンをそれぞれ第2のMO3I−ランジスタのソースとゲ
ートに連結し、第1のトランジスタのソースと第2のト
ランジスタのソースに第1及び第2のパルス状電圧をそ
れぞれ印加する回路において、該第1及び第2のパルス
状電圧の極性を組み合せることにより、第2のトランジ
スタを断続的に開又は閉の状態に保つこと特徴とするス
イッチング回路を提供する。
ンをそれぞれ第2のMO3I−ランジスタのソースとゲ
ートに連結し、第1のトランジスタのソースと第2のト
ランジスタのソースに第1及び第2のパルス状電圧をそ
れぞれ印加する回路において、該第1及び第2のパルス
状電圧の極性を組み合せることにより、第2のトランジ
スタを断続的に開又は閉の状態に保つこと特徴とするス
イッチング回路を提供する。
(6)発明の実施例
以下1図面を参照して本発明の一実施例を説明する。
第1図は、2つの1〜ランジスタT1とT2を組め合せ
てできる本発明のスイッチング回路の基本動作を説明す
る回路図である。
てできる本発明のスイッチング回路の基本動作を説明す
る回路図である。
第1図の回路図において、第1のトランジスタT1はP
チャンネルMO3)ランシスタであって第2のトランジ
スタT2は、NチャンネルMOSトランジスタである。
チャンネルMO3)ランシスタであって第2のトランジ
スタT2は、NチャンネルMOSトランジスタである。
そして第1のトランジスタT+のゲート端子10ば第2
のトランジスタT2のソース端子21に接続され、第1
のトランジスタT+のドレイン端子12は、第2のトラ
ンジスタT2のケート端子20に接続されている点に特
徴がある。そして、第1のトランジスタT1のゲート端
子10を入力端子Iとし、ソース端子11を入力端子C
とし、第2のトランジスタT2の1ニレイン端子22を
出力端子Oとする。
のトランジスタT2のソース端子21に接続され、第1
のトランジスタT+のドレイン端子12は、第2のトラ
ンジスタT2のケート端子20に接続されている点に特
徴がある。そして、第1のトランジスタT1のゲート端
子10を入力端子Iとし、ソース端子11を入力端子C
とし、第2のトランジスタT2の1ニレイン端子22を
出力端子Oとする。
第1図(2+)のスイッチング回路の動作を説明するタ
イミングチャートを第1図(b)に示す。
イミングチャートを第1図(b)に示す。
入力端子Iに印加する電圧をVl とし、入力端子C
に印加する電圧をVc としたときに出力端子Oに生
じる出力電圧をVo とする。 入力端子■に負のパ
レス電圧を印加し、入力端子Cに正の電圧を入力した場
合、1−ランジスタT1は、PチャンネルMO3I−ラ
ンジスタであるから、ゲート端子10の電圧■1 が
負である間、オン状態となり。
に印加する電圧をVc としたときに出力端子Oに生
じる出力電圧をVo とする。 入力端子■に負のパ
レス電圧を印加し、入力端子Cに正の電圧を入力した場
合、1−ランジスタT1は、PチャンネルMO3I−ラ
ンジスタであるから、ゲート端子10の電圧■1 が
負である間、オン状態となり。
ソース電圧Vc がトレイン電圧Vc として伝達
する。ところが、ゲートθj111子10に印加された
電圧■1 は負のパルス電圧であるから、負のパルス
電圧が保持されている時間t1だけ、トランジスタT1
はオンしているが、ゲート端子10が零電位に戻ってし
まうと !−ランジスクT+はオフ状態になる。したが
って、トランジスタT1のソースD!:ij子]1に印
加された正電圧は、トレイン端子12に伝達することは
ないが、トランジスタT2のケート端子20てみれば、
T2のゲート端子20Gは電気的にフローティング状態
になり、トランジスタT2のケート容量の存在のため、
トランジスタT1がオフした後でも、T+がオンしたと
きのソース電圧が保持され、第1図(b)の点線に示す
ように、正の電圧か、そのままトランジスタT2のゲー
ト端子20に保持されている。
する。ところが、ゲートθj111子10に印加された
電圧■1 は負のパルス電圧であるから、負のパルス
電圧が保持されている時間t1だけ、トランジスタT1
はオンしているが、ゲート端子10が零電位に戻ってし
まうと !−ランジスクT+はオフ状態になる。したが
って、トランジスタT1のソースD!:ij子]1に印
加された正電圧は、トレイン端子12に伝達することは
ないが、トランジスタT2のケート端子20てみれば、
T2のゲート端子20Gは電気的にフローティング状態
になり、トランジスタT2のケート容量の存在のため、
トランジスタT1がオフした後でも、T+がオンしたと
きのソース電圧が保持され、第1図(b)の点線に示す
ように、正の電圧か、そのままトランジスタT2のゲー
ト端子20に保持されている。
したがって、この正の保持電圧が1−ランジスタ1゛2
のケート端子20に加えられている間、トランジスタT
2はNチャンネルMO3I−ランシスタであるからオン
状態となり、トランジスタT2の出力端子であるドレイ
ン端子22は、ソース端子21のソース電圧すなわち入
力電圧V1 と同じ電圧か出力されることになる。し
たがって、出力端子Oの電圧波形は第1図(b)に示す
ようになる。
のケート端子20に加えられている間、トランジスタT
2はNチャンネルMO3I−ランシスタであるからオン
状態となり、トランジスタT2の出力端子であるドレイ
ン端子22は、ソース端子21のソース電圧すなわち入
力電圧V1 と同じ電圧か出力されることになる。し
たがって、出力端子Oの電圧波形は第1図(b)に示す
ようになる。
すなわち、 +−ランジスタT1が■1が負である間
、オンするので、この時トランジスタT2もオンである
ので出力端子○はVl の負電圧を出力する。そして、
トランジスタT+がオフしても、1−ランジスタ〕゛2
がオンしている間、ソース端子21の電圧すなわち入力
端子Iの正のパルス電圧をそのまま出力端子゛Oに伝達
することとなる・また・t1時間区域において、入力電
圧Vc を零電圧のままあるいは負電圧にしておけば
、第2の1−ランジスタT2は、オフのままとなる。
、オンするので、この時トランジスタT2もオンである
ので出力端子○はVl の負電圧を出力する。そして、
トランジスタT+がオフしても、1−ランジスタ〕゛2
がオンしている間、ソース端子21の電圧すなわち入力
端子Iの正のパルス電圧をそのまま出力端子゛Oに伝達
することとなる・また・t1時間区域において、入力電
圧Vc を零電圧のままあるいは負電圧にしておけば
、第2の1−ランジスタT2は、オフのままとなる。
このように9本発明の原理は、第1のMOS)ランジス
クのケートとドレインをそれぞれ第2のMOSトランジ
スタのソースとゲートに連結し。
クのケートとドレインをそれぞれ第2のMOSトランジ
スタのソースとゲートに連結し。
第2のトランジスタのソースと第1のトランジスタのソ
ースにパルス状電圧■工 とVc をそれぞれ印加する
回路において、 VI とVc の極性を組み合
せることにより、第2のトランジスタを断続的に開又は
閉の状態に保つことを特徴とする回路を提供することに
ある。
ースにパルス状電圧■工 とVc をそれぞれ印加する
回路において、 VI とVc の極性を組み合
せることにより、第2のトランジスタを断続的に開又は
閉の状態に保つことを特徴とする回路を提供することに
ある。
第2図において、上記本発明のスイ・ノチング回路のレ
イアウトのバクーン構成図を示す。第2図において記号
S;−D、Gは、それぞれMOS)ランジスタのソース
、トレイン、ゲートをあられし。
イアウトのバクーン構成図を示す。第2図において記号
S;−D、Gは、それぞれMOS)ランジスタのソース
、トレイン、ゲートをあられし。
記号1.Cは、入力端子1.Cをあられし、記号○は、
出力端子Oをあられす。第2図でわかるように1本発明
のスイッチング回路は、第1のトランジスタT+のケー
ト端子10と、第2のトランジスタT2のソース端子2
1及び入力端子Iが共通パターンで接続され、第1のト
ランジスタT1のドレイン端子12と第2のトランジス
タT2のゲート端子20かパターン接続されているので
。
出力端子Oをあられす。第2図でわかるように1本発明
のスイッチング回路は、第1のトランジスタT+のケー
ト端子10と、第2のトランジスタT2のソース端子2
1及び入力端子Iが共通パターンで接続され、第1のト
ランジスタT1のドレイン端子12と第2のトランジス
タT2のゲート端子20かパターン接続されているので
。
構造上極めて簡潔であり、製造過程も簡単となる。
本発明のスイッチング回路は、上記第1の実施例に示し
た基本回路を2つ組み合せることによって、2つの出力
端子を選択できる応用上有効なスイッチング回路を構成
でき、そのようなパルスを用いて信号伝)股経路を選択
できるスイッチング回路を第3図に示す。
た基本回路を2つ組み合せることによって、2つの出力
端子を選択できる応用上有効なスイッチング回路を構成
でき、そのようなパルスを用いて信号伝)股経路を選択
できるスイッチング回路を第3図に示す。
第3図のスイッチング回路において、第2図のトランジ
スタT2がゲート端子が共通に接続されたPチャンネル
MOSトランジスタ及びNチャンネルMOS)ランジス
タをKJiみ合せた。トランジスタ対の構成になってい
る。そして、第1のトランジスタT+のゲート端子10
が1−ランジスタT2のPチャンネルトランジスクのソ
ース端子31及びNチャンネルトランジスタのソース端
子21に接続され、トランジスタT1のドレイン端子1
2はトランジスタT2のPチャンネルトランジスタゲー
l一端子30と、Nチャンネルトランジスタゲート端子
20との両方に接続されている。そして、入力端子Iは
トランジスタT+のケート端子10に接続され、入力端
子CばトランジスタT1のソース端子11に接続されて
いる。出力端子は2つあり、出力端子Aは、トランジス
タT2のPチャンネルトランジスタトレイン端子32に
接続され、出力端子Bば、トランジスタT2のNチャン
ネルトランジスタトレイン端子22に接続されている。
スタT2がゲート端子が共通に接続されたPチャンネル
MOSトランジスタ及びNチャンネルMOS)ランジス
タをKJiみ合せた。トランジスタ対の構成になってい
る。そして、第1のトランジスタT+のゲート端子10
が1−ランジスタT2のPチャンネルトランジスクのソ
ース端子31及びNチャンネルトランジスタのソース端
子21に接続され、トランジスタT1のドレイン端子1
2はトランジスタT2のPチャンネルトランジスタゲー
l一端子30と、Nチャンネルトランジスタゲート端子
20との両方に接続されている。そして、入力端子Iは
トランジスタT+のケート端子10に接続され、入力端
子CばトランジスタT1のソース端子11に接続されて
いる。出力端子は2つあり、出力端子Aは、トランジス
タT2のPチャンネルトランジスタトレイン端子32に
接続され、出力端子Bば、トランジスタT2のNチャン
ネルトランジスタトレイン端子22に接続されている。
第3図のスイッチング回路の動作を2つの場合にわけ
て説明する。1つは、入力端子■から出力端子Aまたば
Bに、伝達する場合を考える。
て説明する。1つは、入力端子■から出力端子Aまたば
Bに、伝達する場合を考える。
この場合、トランジスタT1にはPチャンネルMOS
F ETを使用する。入力端子Iに負のパルス電圧そし
て、入力端子Cに負のパルス電圧を印加する。ずなわぢ
Vx <0. Vc <0である場合は、 l−
ランジスクT1は、PチャンネルMO3+−ランジスク
であるから、ゲート端子10に負の電圧が印加され、ト
ランジスタT1はオンとなり。
F ETを使用する。入力端子Iに負のパルス電圧そし
て、入力端子Cに負のパルス電圧を印加する。ずなわぢ
Vx <0. Vc <0である場合は、 l−
ランジスクT1は、PチャンネルMO3+−ランジスク
であるから、ゲート端子10に負の電圧が印加され、ト
ランジスタT1はオンとなり。
トランジスタT2のチー1〜端子20には、入力端子C
の負の電圧V が印加され、T1のゲート端子10に印
加されたパルス電圧が消えた後でも。
の負の電圧V が印加され、T1のゲート端子10に印
加されたパルス電圧が消えた後でも。
T2のゲート端子20.30にはそのまま負の電圧が保
持されることになる。トランジスタT2ば。
持されることになる。トランジスタT2ば。
PチャンネルトランジスタとNチャンネルトランジスタ
からできているので、ゲート端子20,30に前記質の
電圧が保持している間、Pチャンネルトランジスタのめ
オン状態となり、Nチャンネル1−ランジスタはオフ状
態になる。したがって。
からできているので、ゲート端子20,30に前記質の
電圧が保持している間、Pチャンネルトランジスタのめ
オン状態となり、Nチャンネル1−ランジスタはオフ状
態になる。したがって。
出力端子へが選択され、出力部1子Aは、Pチャンネル
トランジスタがオンしている間、ソース端子31に入力
している入力端子Iの電圧V4 の電圧をそのまま出
力する。したがって、 VI が負の電圧であるな
らば5出力端子Aには、その負の電圧が伝播されること
になる。したがって、 V4 が負。
トランジスタがオンしている間、ソース端子31に入力
している入力端子Iの電圧V4 の電圧をそのまま出
力する。したがって、 VI が負の電圧であるな
らば5出力端子Aには、その負の電圧が伝播されること
になる。したがって、 V4 が負。
Vc も負であるパルスを印加すると、入力端子Iか
ら出力端子Aに負電圧が伝播することになる。
ら出力端子Aに負電圧が伝播することになる。
また、入力端子■に、負のパルス電圧を印加すると、P
チャンネルMOSトランジスタT+はオンするが、こ
のとき入力端子Cに正の電圧を印加すると、トランジス
タT1がオフした後でも、1−ランジスクT2の共通ゲ
ート端子20.30には。
チャンネルMOSトランジスタT+はオンするが、こ
のとき入力端子Cに正の電圧を印加すると、トランジス
タT1がオフした後でも、1−ランジスクT2の共通ゲ
ート端子20.30には。
正の電圧が保持され、トランジスタT2のうちNチャン
ネルトランジスタのみがオン状態となり。
ネルトランジスタのみがオン状態となり。
入力電圧■ はトランジスタT2のうちNチャンネルト
ランジスタを介して、出力端子Bの方のみに伝達する。
ランジスタを介して、出力端子Bの方のみに伝達する。
したがって、入力端子Iが負電圧であるならば、この負
電圧は、■王 が負、 Vc が正である場合には
、出力端子Bに伝達されることになる。
電圧は、■王 が負、 Vc が正である場合には
、出力端子Bに伝達されることになる。
次に、入力端子■から出力端子AまたはBに正の信号を
伝達する場合を考える。
伝達する場合を考える。
この場合、I〜ランジスクT!にはNチャンネルMO3
FETを使用する。入力端子工に正のパルス電圧そして
、入力端子Cに正のパルス電圧を印加する。ずなわちV
L >Q、 Vc >Qである場合はトランジス
タT1は、NチャンネルMOSトランジスタであるから
、ゲート端子1oに正の電圧が印加され、トランジスタ
ボ;はオンとなり、トランジスタT2のゲー日115子
2oには、入力端子Cの正の電圧■ が印加され、T1
がゲート端子に印加されたパルス電圧が消えた後でも、
T2のケート端子20.30にはそのまま正の電圧が保
持されることになる。トランジスタT2は、Pチャンネ
ルトランジスタとNチャンネルトランジスタからできて
いるので、ゲーHM子20.30に前記圧の電圧が保持
している間、Nチャンネルトランジスタのみオン状態と
なり、Pチャンネルトランジスタはオフ状態になる。し
たがって、出力端子Bが選択され、出力61!A子Bは
、Nチャンネルトランジスタがオンしている間、ソース
端子21に入力している入力端子Iの電圧V、 の電
圧をそのまま出力する。したがって、 VL が正の
電圧であるならば、出力端子Bには、その正の電圧が伝
播されることになる。したがって、■工が正。
FETを使用する。入力端子工に正のパルス電圧そして
、入力端子Cに正のパルス電圧を印加する。ずなわちV
L >Q、 Vc >Qである場合はトランジス
タT1は、NチャンネルMOSトランジスタであるから
、ゲート端子1oに正の電圧が印加され、トランジスタ
ボ;はオンとなり、トランジスタT2のゲー日115子
2oには、入力端子Cの正の電圧■ が印加され、T1
がゲート端子に印加されたパルス電圧が消えた後でも、
T2のケート端子20.30にはそのまま正の電圧が保
持されることになる。トランジスタT2は、Pチャンネ
ルトランジスタとNチャンネルトランジスタからできて
いるので、ゲーHM子20.30に前記圧の電圧が保持
している間、Nチャンネルトランジスタのみオン状態と
なり、Pチャンネルトランジスタはオフ状態になる。し
たがって、出力端子Bが選択され、出力61!A子Bは
、Nチャンネルトランジスタがオンしている間、ソース
端子21に入力している入力端子Iの電圧V、 の電
圧をそのまま出力する。したがって、 VL が正の
電圧であるならば、出力端子Bには、その正の電圧が伝
播されることになる。したがって、■工が正。
VCも正であるパルスを印加すると、入力端子Iから出
力端子Bに正電圧が伝播することになる。
力端子Bに正電圧が伝播することになる。
また、入力端子Iに5正のパルス電圧を印加すると、N
チャンネルMos+−ランジスタT1ばオンするが、こ
のとき入力端子Cに負の電圧を印加すると、トランジス
タT1がオフした後でも、トランジスタT2の共通ゲー
ト端子20.30には、負の電圧が保持され、トランジ
スタT2のうちPチャンネルトランジスクのめがオン状
態となり、入力電圧VI はトランジスタT2のうち
Pチャンネルトランジスタを介して、出力端子への方の
めに伝達する。したがって、入力端子■が正電圧である
ならば、この正電圧は、 VI が正、 Vc
が負である場合には、出力端子Aに伝達されることにな
る。
チャンネルMos+−ランジスタT1ばオンするが、こ
のとき入力端子Cに負の電圧を印加すると、トランジス
タT1がオフした後でも、トランジスタT2の共通ゲー
ト端子20.30には、負の電圧が保持され、トランジ
スタT2のうちPチャンネルトランジスクのめがオン状
態となり、入力電圧VI はトランジスタT2のうち
Pチャンネルトランジスタを介して、出力端子への方の
めに伝達する。したがって、入力端子■が正電圧である
ならば、この正電圧は、 VI が正、 Vc
が負である場合には、出力端子Aに伝達されることにな
る。
以上の動作を論理表で示すと、第1表のようになる。
表 1
このように、上記回路におし)で、 第2のトランジス
タを伝導極性の異る2つのMOS F ETLこよって
構成することにより、第2のトランジスタ文・lの各ソ
ースに印加される信号を第2のトランジスタ対の各トレ
インのし1ずれかGこイ云(般することを牛与徴とする
スイッチング回路を提(共でき、また、第2のトランジ
スタT2のPチャンネルトランジスタ及びNチャンネル
トランジスタにおG1で、フローティングケートを持つ
不揮発41M03I−ランジスタで構成すれば、第1の
トランジスタT r Lま不要となり、フローティング
ゲートのR命王里4尺!3心こよって、A、Bの信I!
播経路が選1尺できる不1車発4生スイッチング回路が
構成できる。
タを伝導極性の異る2つのMOS F ETLこよって
構成することにより、第2のトランジスタ文・lの各ソ
ースに印加される信号を第2のトランジスタ対の各トレ
インのし1ずれかGこイ云(般することを牛与徴とする
スイッチング回路を提(共でき、また、第2のトランジ
スタT2のPチャンネルトランジスタ及びNチャンネル
トランジスタにおG1で、フローティングケートを持つ
不揮発41M03I−ランジスタで構成すれば、第1の
トランジスタT r Lま不要となり、フローティング
ゲートのR命王里4尺!3心こよって、A、Bの信I!
播経路が選1尺できる不1車発4生スイッチング回路が
構成できる。
さらに、第3図の本発明のスイッチング回路の出力端子
に第4図に示すような、メモリアレイ部の部分集合とし
てAアレイ部及びCアレイ部を結合し、このような部分
集合に分割された大PM IJな記憶回路を構成すれば
、前記スイッチング回路は。
に第4図に示すような、メモリアレイ部の部分集合とし
てAアレイ部及びCアレイ部を結合し、このような部分
集合に分割された大PM IJな記憶回路を構成すれば
、前記スイッチング回路は。
メモリのエラーコレクティング回路として使用できるこ
とになる。すなわち、Aアレイ邪に故障がある場合に、
入力端子IとCの電圧極性を適当に設定することによっ
て、3714部を選択時に使用するようにして全体とし
て不良のない記憶回路として使用できる。
とになる。すなわち、Aアレイ邪に故障がある場合に、
入力端子IとCの電圧極性を適当に設定することによっ
て、3714部を選択時に使用するようにして全体とし
て不良のない記憶回路として使用できる。
(7) 発明の効果
本発明は第1のMO3I−ランジスクのケートとドレイ
ンをそれぞれ第2のMO3I・ランジスクのソースとゲ
ートに連結し、第2のトランジスタのソースと第1のト
ランジスタのソースにパルス状電圧VCと■工 をそれ
ぞれ印加する回路において。
ンをそれぞれ第2のMO3I・ランジスクのソースとゲ
ートに連結し、第2のトランジスタのソースと第1のト
ランジスタのソースにパルス状電圧VCと■工 をそれ
ぞれ印加する回路において。
VCと■1 の極性を組み合せることにより、第2のト
ランジスタを断続的に開又は閉の状態に保つことを特徴
とする回路により、トランジスタ3(回収下で構成され
る極めて簡単なスイッチング回路を提)jl、できる有
用な効果を有する。
ランジスタを断続的に開又は閉の状態に保つことを特徴
とする回路により、トランジスタ3(回収下で構成され
る極めて簡単なスイッチング回路を提)jl、できる有
用な効果を有する。
第1図(al、 (blは本発明の一実施例のスイ・ノ
チンク゛回路の基本図とタイミングチャート図、第2図
6土本発明の第1図(alに示した実施例のレイアウト
ミツ%成図、第3図は本発明の他の実施例のスイ・ノチ
ンク回路図、第4図は第3図に示した実施例のスイッチ
ング回路にメモリアレイ部を接続した回路構成図である
。 TI、T2・・・MO3)ランジス外 ■・・・入力端子 C・・・入力端子○、A、B・
・・出力端子 第1図 第3図 2 第4図
チンク゛回路の基本図とタイミングチャート図、第2図
6土本発明の第1図(alに示した実施例のレイアウト
ミツ%成図、第3図は本発明の他の実施例のスイ・ノチ
ンク回路図、第4図は第3図に示した実施例のスイッチ
ング回路にメモリアレイ部を接続した回路構成図である
。 TI、T2・・・MO3)ランジス外 ■・・・入力端子 C・・・入力端子○、A、B・
・・出力端子 第1図 第3図 2 第4図
Claims (3)
- (1) 第1のMO3I−ランジスタのゲートとドレイ
ンをそれぞれ第2のMOS)ランジスタのソースとゲー
トに連結し、第1のトランジスタのソースと第2のトラ
ンジスタのソースに第1及び第2のパルス状電圧をそれ
ぞれ印加する回路において、該第1及び第2のパルス状
電圧の極性を組み合せることにより、第2のトランジス
タを断続的に開又は閉の状態に保つことを特徴とするス
イッチング回路。 - (2) 第2のトランジスタを導電極性の異る2つのM
OSFETによって構成して第2のトランジスタ対とし
その各ソースに印加される信号を第2のI・ランジスク
対の各トレインのいずれかに伝搬することを特徴とする
特許請求の範囲第1項記載のスイッチング回路。 - (3) 第2のトランジスタ対をそれぞれ不揮発性MO
Sメモリ素子で構成し、第1のトランジスタを不要にし
て信号伝搬経路を選択することを特徴とする特許請求の
範囲第2項記載のスイッチング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58055833A JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58055833A JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59181826A true JPS59181826A (ja) | 1984-10-16 |
JPH0654869B2 JPH0654869B2 (ja) | 1994-07-20 |
Family
ID=13009976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58055833A Expired - Lifetime JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0654869B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
-
1983
- 1983-03-31 JP JP58055833A patent/JPH0654869B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
Also Published As
Publication number | Publication date |
---|---|
JPH0654869B2 (ja) | 1994-07-20 |
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