JPS59181826A - スイツチング回路 - Google Patents
スイツチング回路Info
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- JPS59181826A JPS59181826A JP58055833A JP5583383A JPS59181826A JP S59181826 A JPS59181826 A JP S59181826A JP 58055833 A JP58055833 A JP 58055833A JP 5583383 A JP5583383 A JP 5583383A JP S59181826 A JPS59181826 A JP S59181826A
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- Japan
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- transistor
- voltage
- terminal
- gate
- switching circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はスイッチング回路に係り、特に３個以下のＭＯ
Ｓ）ランジスタを組み合せて出力端子の選択および出力
端子に生じる電圧の極性を制御できるＭＯＳ）ランジス
タのスイッチング回路に関する。
Ｓ）ランジスタを組み合せて出力端子の選択および出力
端子に生じる電圧の極性を制御できるＭＯＳ）ランジス
タのスイッチング回路に関する。
（２） 技術の背景
最近の大規模集積化技術の発展に伴い、ＭＯＳ技術によ
る記憶回路の容量は、ますます大規模となり、とくに、
ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓ Ｉ−ランジスクを組め合せるいわゆるＣＭＯＳ ）
ランジスクば、特性が良くまた消費電力が少ないことか
ら、大規模な記憶回路や他の論理回路に応用され、集積
回路はＣＭＯＳが主流となってきた。
る記憶回路の容量は、ますます大規模となり、とくに、
ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓ Ｉ−ランジスクを組め合せるいわゆるＣＭＯＳ ）
ランジスクば、特性が良くまた消費電力が少ないことか
ら、大規模な記憶回路や他の論理回路に応用され、集積
回路はＣＭＯＳが主流となってきた。
記憶回路において、大規模集積化されると、メモリアレ
イ部の故障の確率も大きくなり、大規模な記憶回路にお
いては、冗長アレイを設けておいて、故障アレイ部を使
用しないようにする冗長技術すなわちエラーコレクティ
ング回路等をメモリアレイ部の周辺に挿入する技術がま
ずます重要視されてきた。
イ部の故障の確率も大きくなり、大規模な記憶回路にお
いては、冗長アレイを設けておいて、故障アレイ部を使
用しないようにする冗長技術すなわちエラーコレクティ
ング回路等をメモリアレイ部の周辺に挿入する技術がま
ずます重要視されてきた。
このようなメモリエラーコレクティング回路は。
一種のスイッチング回路であってメモリアレイ部の部分
集合を選択すると同時に、出力に伝達するべきパルス信
号の極性すなわち正電圧、負電圧の選択を行なう必要が
ある。
集合を選択すると同時に、出力に伝達するべきパルス信
号の極性すなわち正電圧、負電圧の選択を行なう必要が
ある。
（３） 従来技術と問題点
従来、この種のスイッチング回路は、出力端子の選択に
は、物理的に結線をしなおす方式すなわちフユーズ方式
を採用しているものが多く、とくにレーザーを用いたレ
ーザーフユーズ方式が使用されていた。しかし、このよ
うなフユーズ方式は一度結線の選択を決めてしまうと、
二度と結線の状態を変えることのできない、所謂不揮発
性選択方式であるために２選択に自由度がなくユーザー
にとって９選択を動的に変化させて使用することができ
ないという欠点があった。
は、物理的に結線をしなおす方式すなわちフユーズ方式
を採用しているものが多く、とくにレーザーを用いたレ
ーザーフユーズ方式が使用されていた。しかし、このよ
うなフユーズ方式は一度結線の選択を決めてしまうと、
二度と結線の状態を変えることのできない、所謂不揮発
性選択方式であるために２選択に自由度がなくユーザー
にとって９選択を動的に変化させて使用することができ
ないという欠点があった。
また、従来においても、電気的回路を用いて。
選択において電気的に自由に、出力端子を選択するスイ
ッチング回路は存在していたが、トランジスタの数が数
十個も必要となり、スイッチング回路の全体の面積は大
きく、したがって記憶回路等にそのままこのスイッチン
グ回路を適用すると全体のチップ面積は極めて太き（な
るという欠点があった。
ッチング回路は存在していたが、トランジスタの数が数
十個も必要となり、スイッチング回路の全体の面積は大
きく、したがって記憶回路等にそのままこのスイッチン
グ回路を適用すると全体のチップ面積は極めて太き（な
るという欠点があった。
（４） 発明の目的
本発明は２ このような従来の欠点を除去し、３個以下
のトランジスタで２つの出力端子の選択を行い、かつま
た各選択された出力端子の電圧の極性を選択できる極め
て、簡単な構成のＭＯＳスイッチング回路を提供するも
のである。
のトランジスタで２つの出力端子の選択を行い、かつま
た各選択された出力端子の電圧の極性を選択できる極め
て、簡単な構成のＭＯＳスイッチング回路を提供するも
のである。
（５） 発明の構成
本発明は第１のＭＯ３Ｉ−ランジスタのゲートとドレイ
ンをそれぞれ第２のＭＯ３Ｉ−ランジスタのソースとゲ
ートに連結し、第１のトランジスタのソースと第２のト
ランジスタのソースに第１及び第２のパルス状電圧をそ
れぞれ印加する回路において、該第１及び第２のパルス
状電圧の極性を組み合せることにより、第２のトランジ
スタを断続的に開又は閉の状態に保つこと特徴とするス
イッチング回路を提供する。
ンをそれぞれ第２のＭＯ３Ｉ−ランジスタのソースとゲ
ートに連結し、第１のトランジスタのソースと第２のト
ランジスタのソースに第１及び第２のパルス状電圧をそ
れぞれ印加する回路において、該第１及び第２のパルス
状電圧の極性を組み合せることにより、第２のトランジ
スタを断続的に開又は閉の状態に保つこと特徴とするス
イッチング回路を提供する。
（６）発明の実施例
以下１図面を参照して本発明の一実施例を説明する。
第１図は、２つの１〜ランジスタＴ１とＴ２を組め合せ
てできる本発明のスイッチング回路の基本動作を説明す
る回路図である。
てできる本発明のスイッチング回路の基本動作を説明す
る回路図である。
第１図の回路図において、第１のトランジスタＴ１はＰ
チャンネルＭＯ３）ランシスタであって第２のトランジ
スタＴ２は、ＮチャンネルＭＯＳトランジスタである。
チャンネルＭＯ３）ランシスタであって第２のトランジ
スタＴ２は、ＮチャンネルＭＯＳトランジスタである。
そして第１のトランジスタＴ＋のゲート端子１０ば第２
のトランジスタＴ２のソース端子２１に接続され、第１
のトランジスタＴ＋のドレイン端子１２は、第２のトラ
ンジスタＴ２のケート端子２０に接続されている点に特
徴がある。そして、第１のトランジスタＴ１のゲート端
子１０を入力端子Ｉとし、ソース端子１１を入力端子Ｃ
とし、第２のトランジスタＴ２の１ニレイン端子２２を
出力端子Ｏとする。
のトランジスタＴ２のソース端子２１に接続され、第１
のトランジスタＴ＋のドレイン端子１２は、第２のトラ
ンジスタＴ２のケート端子２０に接続されている点に特
徴がある。そして、第１のトランジスタＴ１のゲート端
子１０を入力端子Ｉとし、ソース端子１１を入力端子Ｃ
とし、第２のトランジスタＴ２の１ニレイン端子２２を
出力端子Ｏとする。
第１図（２＋）のスイッチング回路の動作を説明するタ
イミングチャートを第１図（ｂ）に示す。
イミングチャートを第１図（ｂ）に示す。
入力端子Ｉに印加する電圧をＶｌ とし、入力端子Ｃ
に印加する電圧をＶｃ としたときに出力端子Ｏに生
じる出力電圧をＶｏ とする。 入力端子■に負のパ
レス電圧を印加し、入力端子Ｃに正の電圧を入力した場
合、１−ランジスタＴ１は、ＰチャンネルＭＯ３Ｉ−ラ
ンジスタであるから、ゲート端子１０の電圧■１ が
負である間、オン状態となり。
に印加する電圧をＶｃ としたときに出力端子Ｏに生
じる出力電圧をＶｏ とする。 入力端子■に負のパ
レス電圧を印加し、入力端子Ｃに正の電圧を入力した場
合、１−ランジスタＴ１は、ＰチャンネルＭＯ３Ｉ−ラ
ンジスタであるから、ゲート端子１０の電圧■１ が
負である間、オン状態となり。
ソース電圧Ｖｃ がトレイン電圧Ｖｃ として伝達
する。ところが、ゲートθｊ１１１子１０に印加された
電圧■１ は負のパルス電圧であるから、負のパルス
電圧が保持されている時間ｔ１だけ、トランジスタＴ１
はオンしているが、ゲート端子１０が零電位に戻ってし
まうと ！−ランジスクＴ＋はオフ状態になる。したが
って、トランジスタＴ１のソースＤ！：ｉｊ子］１に印
加された正電圧は、トレイン端子１２に伝達することは
ないが、トランジスタＴ２のケート端子２０てみれば、
Ｔ２のゲート端子２０Ｇは電気的にフローティング状態
になり、トランジスタＴ２のケート容量の存在のため、
トランジスタＴ１がオフした後でも、Ｔ＋がオンしたと
きのソース電圧が保持され、第１図（ｂ）の点線に示す
ように、正の電圧か、そのままトランジスタＴ２のゲー
ト端子２０に保持されている。
する。ところが、ゲートθｊ１１１子１０に印加された
電圧■１ は負のパルス電圧であるから、負のパルス
電圧が保持されている時間ｔ１だけ、トランジスタＴ１
はオンしているが、ゲート端子１０が零電位に戻ってし
まうと ！−ランジスクＴ＋はオフ状態になる。したが
って、トランジスタＴ１のソースＤ！：ｉｊ子］１に印
加された正電圧は、トレイン端子１２に伝達することは
ないが、トランジスタＴ２のケート端子２０てみれば、
Ｔ２のゲート端子２０Ｇは電気的にフローティング状態
になり、トランジスタＴ２のケート容量の存在のため、
トランジスタＴ１がオフした後でも、Ｔ＋がオンしたと
きのソース電圧が保持され、第１図（ｂ）の点線に示す
ように、正の電圧か、そのままトランジスタＴ２のゲー
ト端子２０に保持されている。
したがって、この正の保持電圧が１−ランジスタ１゛２
のケート端子２０に加えられている間、トランジスタＴ
２はＮチャンネルＭＯ３Ｉ−ランシスタであるからオン
状態となり、トランジスタＴ２の出力端子であるドレイ
ン端子２２は、ソース端子２１のソース電圧すなわち入
力電圧Ｖ１ と同じ電圧か出力されることになる。し
たがって、出力端子Ｏの電圧波形は第１図（ｂ）に示す
ようになる。
のケート端子２０に加えられている間、トランジスタＴ
２はＮチャンネルＭＯ３Ｉ−ランシスタであるからオン
状態となり、トランジスタＴ２の出力端子であるドレイ
ン端子２２は、ソース端子２１のソース電圧すなわち入
力電圧Ｖ１ と同じ電圧か出力されることになる。し
たがって、出力端子Ｏの電圧波形は第１図（ｂ）に示す
ようになる。
すなわち、 ＋−ランジスタＴ１が■１が負である間
、オンするので、この時トランジスタＴ２もオンである
ので出力端子○はＶｌ の負電圧を出力する。そして、
トランジスタＴ＋がオフしても、１−ランジスタ〕゛２
がオンしている間、ソース端子２１の電圧すなわち入力
端子Ｉの正のパルス電圧をそのまま出力端子゛Ｏに伝達
することとなる・また・ｔ１時間区域において、入力電
圧Ｖｃ を零電圧のままあるいは負電圧にしておけば
、第２の１−ランジスタＴ２は、オフのままとなる。
、オンするので、この時トランジスタＴ２もオンである
ので出力端子○はＶｌ の負電圧を出力する。そして、
トランジスタＴ＋がオフしても、１−ランジスタ〕゛２
がオンしている間、ソース端子２１の電圧すなわち入力
端子Ｉの正のパルス電圧をそのまま出力端子゛Ｏに伝達
することとなる・また・ｔ１時間区域において、入力電
圧Ｖｃ を零電圧のままあるいは負電圧にしておけば
、第２の１−ランジスタＴ２は、オフのままとなる。
このように９本発明の原理は、第１のＭＯＳ）ランジス
クのケートとドレインをそれぞれ第２のＭＯＳトランジ
スタのソースとゲートに連結し。
クのケートとドレインをそれぞれ第２のＭＯＳトランジ
スタのソースとゲートに連結し。
第２のトランジスタのソースと第１のトランジスタのソ
ースにパルス状電圧■工 とＶｃ をそれぞれ印加する
回路において、 ＶＩ とＶｃ の極性を組み合
せることにより、第２のトランジスタを断続的に開又は
閉の状態に保つことを特徴とする回路を提供することに
ある。
ースにパルス状電圧■工 とＶｃ をそれぞれ印加する
回路において、 ＶＩ とＶｃ の極性を組み合
せることにより、第２のトランジスタを断続的に開又は
閉の状態に保つことを特徴とする回路を提供することに
ある。
第２図において、上記本発明のスイ・ノチング回路のレ
イアウトのバクーン構成図を示す。第２図において記号
Ｓ；−Ｄ、Ｇは、それぞれＭＯＳ）ランジスタのソース
、トレイン、ゲートをあられし。
イアウトのバクーン構成図を示す。第２図において記号
Ｓ；−Ｄ、Ｇは、それぞれＭＯＳ）ランジスタのソース
、トレイン、ゲートをあられし。
記号１．Ｃは、入力端子１．Ｃをあられし、記号○は、
出力端子Ｏをあられす。第２図でわかるように１本発明
のスイッチング回路は、第１のトランジスタＴ＋のケー
ト端子１０と、第２のトランジスタＴ２のソース端子２
１及び入力端子Ｉが共通パターンで接続され、第１のト
ランジスタＴ１のドレイン端子１２と第２のトランジス
タＴ２のゲート端子２０かパターン接続されているので
。
出力端子Ｏをあられす。第２図でわかるように１本発明
のスイッチング回路は、第１のトランジスタＴ＋のケー
ト端子１０と、第２のトランジスタＴ２のソース端子２
１及び入力端子Ｉが共通パターンで接続され、第１のト
ランジスタＴ１のドレイン端子１２と第２のトランジス
タＴ２のゲート端子２０かパターン接続されているので
。
構造上極めて簡潔であり、製造過程も簡単となる。
本発明のスイッチング回路は、上記第１の実施例に示し
た基本回路を２つ組み合せることによって、２つの出力
端子を選択できる応用上有効なスイッチング回路を構成
でき、そのようなパルスを用いて信号伝）股経路を選択
できるスイッチング回路を第３図に示す。
た基本回路を２つ組み合せることによって、２つの出力
端子を選択できる応用上有効なスイッチング回路を構成
でき、そのようなパルスを用いて信号伝）股経路を選択
できるスイッチング回路を第３図に示す。
第３図のスイッチング回路において、第２図のトランジ
スタＴ２がゲート端子が共通に接続されたＰチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳ）ランジス
タをＫＪｉみ合せた。トランジスタ対の構成になってい
る。そして、第１のトランジスタＴ＋のゲート端子１０
が１−ランジスタＴ２のＰチャンネルトランジスクのソ
ース端子３１及びＮチャンネルトランジスタのソース端
子２１に接続され、トランジスタＴ１のドレイン端子１
２はトランジスタＴ２のＰチャンネルトランジスタゲー
ｌ一端子３０と、Ｎチャンネルトランジスタゲート端子
２０との両方に接続されている。そして、入力端子Ｉは
トランジスタＴ＋のケート端子１０に接続され、入力端
子ＣばトランジスタＴ１のソース端子１１に接続されて
いる。出力端子は２つあり、出力端子Ａは、トランジス
タＴ２のＰチャンネルトランジスタトレイン端子３２に
接続され、出力端子Ｂば、トランジスタＴ２のＮチャン
ネルトランジスタトレイン端子２２に接続されている。
スタＴ２がゲート端子が共通に接続されたＰチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳ）ランジス
タをＫＪｉみ合せた。トランジスタ対の構成になってい
る。そして、第１のトランジスタＴ＋のゲート端子１０
が１−ランジスタＴ２のＰチャンネルトランジスクのソ
ース端子３１及びＮチャンネルトランジスタのソース端
子２１に接続され、トランジスタＴ１のドレイン端子１
２はトランジスタＴ２のＰチャンネルトランジスタゲー
ｌ一端子３０と、Ｎチャンネルトランジスタゲート端子
２０との両方に接続されている。そして、入力端子Ｉは
トランジスタＴ＋のケート端子１０に接続され、入力端
子ＣばトランジスタＴ１のソース端子１１に接続されて
いる。出力端子は２つあり、出力端子Ａは、トランジス
タＴ２のＰチャンネルトランジスタトレイン端子３２に
接続され、出力端子Ｂば、トランジスタＴ２のＮチャン
ネルトランジスタトレイン端子２２に接続されている。
第３図のスイッチング回路の動作を２つの場合にわけ
て説明する。１つは、入力端子■から出力端子Ａまたば
Ｂに、伝達する場合を考える。
て説明する。１つは、入力端子■から出力端子Ａまたば
Ｂに、伝達する場合を考える。
この場合、トランジスタＴ１にはＰチャンネルＭＯＳ
Ｆ ＥＴを使用する。入力端子Ｉに負のパルス電圧そし
て、入力端子Ｃに負のパルス電圧を印加する。ずなわぢ
Ｖｘ ＜０． Ｖｃ ＜０である場合は、 ｌ−
ランジスクＴ１は、ＰチャンネルＭＯ３＋−ランジスク
であるから、ゲート端子１０に負の電圧が印加され、ト
ランジスタＴ１はオンとなり。
Ｆ ＥＴを使用する。入力端子Ｉに負のパルス電圧そし
て、入力端子Ｃに負のパルス電圧を印加する。ずなわぢ
Ｖｘ ＜０． Ｖｃ ＜０である場合は、 ｌ−
ランジスクＴ１は、ＰチャンネルＭＯ３＋−ランジスク
であるから、ゲート端子１０に負の電圧が印加され、ト
ランジスタＴ１はオンとなり。
トランジスタＴ２のチー１〜端子２０には、入力端子Ｃ
の負の電圧Ｖ が印加され、Ｔ１のゲート端子１０に印
加されたパルス電圧が消えた後でも。
の負の電圧Ｖ が印加され、Ｔ１のゲート端子１０に印
加されたパルス電圧が消えた後でも。
Ｔ２のゲート端子２０．３０にはそのまま負の電圧が保
持されることになる。トランジスタＴ２ば。
持されることになる。トランジスタＴ２ば。
ＰチャンネルトランジスタとＮチャンネルトランジスタ
からできているので、ゲート端子２０，３０に前記質の
電圧が保持している間、Ｐチャンネルトランジスタのめ
オン状態となり、Ｎチャンネル１−ランジスタはオフ状
態になる。したがって。
からできているので、ゲート端子２０，３０に前記質の
電圧が保持している間、Ｐチャンネルトランジスタのめ
オン状態となり、Ｎチャンネル１−ランジスタはオフ状
態になる。したがって。
出力端子へが選択され、出力部１子Ａは、Ｐチャンネル
トランジスタがオンしている間、ソース端子３１に入力
している入力端子Ｉの電圧Ｖ４ の電圧をそのまま出
力する。したがって、 ＶＩ が負の電圧であるな
らば５出力端子Ａには、その負の電圧が伝播されること
になる。したがって、 Ｖ４ が負。
トランジスタがオンしている間、ソース端子３１に入力
している入力端子Ｉの電圧Ｖ４ の電圧をそのまま出
力する。したがって、 ＶＩ が負の電圧であるな
らば５出力端子Ａには、その負の電圧が伝播されること
になる。したがって、 Ｖ４ が負。
Ｖｃ も負であるパルスを印加すると、入力端子Ｉか
ら出力端子Ａに負電圧が伝播することになる。
ら出力端子Ａに負電圧が伝播することになる。
また、入力端子■に、負のパルス電圧を印加すると、Ｐ
チャンネルＭＯＳトランジスタＴ＋はオンするが、こ
のとき入力端子Ｃに正の電圧を印加すると、トランジス
タＴ１がオフした後でも、１−ランジスクＴ２の共通ゲ
ート端子２０．３０には。
チャンネルＭＯＳトランジスタＴ＋はオンするが、こ
のとき入力端子Ｃに正の電圧を印加すると、トランジス
タＴ１がオフした後でも、１−ランジスクＴ２の共通ゲ
ート端子２０．３０には。
正の電圧が保持され、トランジスタＴ２のうちＮチャン
ネルトランジスタのみがオン状態となり。
ネルトランジスタのみがオン状態となり。
入力電圧■ はトランジスタＴ２のうちＮチャンネルト
ランジスタを介して、出力端子Ｂの方のみに伝達する。
ランジスタを介して、出力端子Ｂの方のみに伝達する。
したがって、入力端子Ｉが負電圧であるならば、この負
電圧は、■王 が負、 Ｖｃ が正である場合には
、出力端子Ｂに伝達されることになる。
電圧は、■王 が負、 Ｖｃ が正である場合には
、出力端子Ｂに伝達されることになる。
次に、入力端子■から出力端子ＡまたはＢに正の信号を
伝達する場合を考える。
伝達する場合を考える。
この場合、Ｉ〜ランジスクＴ！にはＮチャンネルＭＯ３
ＦＥＴを使用する。入力端子工に正のパルス電圧そして
、入力端子Ｃに正のパルス電圧を印加する。ずなわちＶ
Ｌ ＞Ｑ、 Ｖｃ ＞Ｑである場合はトランジス
タＴ１は、ＮチャンネルＭＯＳトランジスタであるから
、ゲート端子１ｏに正の電圧が印加され、トランジスタ
ボ；はオンとなり、トランジスタＴ２のゲー日１１５子
２ｏには、入力端子Ｃの正の電圧■ が印加され、Ｔ１
がゲート端子に印加されたパルス電圧が消えた後でも、
Ｔ２のケート端子２０．３０にはそのまま正の電圧が保
持されることになる。トランジスタＴ２は、Ｐチャンネ
ルトランジスタとＮチャンネルトランジスタからできて
いるので、ゲーＨＭ子２０．３０に前記圧の電圧が保持
している間、Ｎチャンネルトランジスタのみオン状態と
なり、Ｐチャンネルトランジスタはオフ状態になる。し
たがって、出力端子Ｂが選択され、出力６１！Ａ子Ｂは
、Ｎチャンネルトランジスタがオンしている間、ソース
端子２１に入力している入力端子Ｉの電圧Ｖ、 の電
圧をそのまま出力する。したがって、 ＶＬ が正の
電圧であるならば、出力端子Ｂには、その正の電圧が伝
播されることになる。したがって、■工が正。
ＦＥＴを使用する。入力端子工に正のパルス電圧そして
、入力端子Ｃに正のパルス電圧を印加する。ずなわちＶ
Ｌ ＞Ｑ、 Ｖｃ ＞Ｑである場合はトランジス
タＴ１は、ＮチャンネルＭＯＳトランジスタであるから
、ゲート端子１ｏに正の電圧が印加され、トランジスタ
ボ；はオンとなり、トランジスタＴ２のゲー日１１５子
２ｏには、入力端子Ｃの正の電圧■ が印加され、Ｔ１
がゲート端子に印加されたパルス電圧が消えた後でも、
Ｔ２のケート端子２０．３０にはそのまま正の電圧が保
持されることになる。トランジスタＴ２は、Ｐチャンネ
ルトランジスタとＮチャンネルトランジスタからできて
いるので、ゲーＨＭ子２０．３０に前記圧の電圧が保持
している間、Ｎチャンネルトランジスタのみオン状態と
なり、Ｐチャンネルトランジスタはオフ状態になる。し
たがって、出力端子Ｂが選択され、出力６１！Ａ子Ｂは
、Ｎチャンネルトランジスタがオンしている間、ソース
端子２１に入力している入力端子Ｉの電圧Ｖ、 の電
圧をそのまま出力する。したがって、 ＶＬ が正の
電圧であるならば、出力端子Ｂには、その正の電圧が伝
播されることになる。したがって、■工が正。
ＶＣも正であるパルスを印加すると、入力端子Ｉから出
力端子Ｂに正電圧が伝播することになる。
力端子Ｂに正電圧が伝播することになる。
また、入力端子Ｉに５正のパルス電圧を印加すると、Ｎ
チャンネルＭｏｓ＋−ランジスタＴ１ばオンするが、こ
のとき入力端子Ｃに負の電圧を印加すると、トランジス
タＴ１がオフした後でも、トランジスタＴ２の共通ゲー
ト端子２０．３０には、負の電圧が保持され、トランジ
スタＴ２のうちＰチャンネルトランジスクのめがオン状
態となり、入力電圧ＶＩ はトランジスタＴ２のうち
Ｐチャンネルトランジスタを介して、出力端子への方の
めに伝達する。したがって、入力端子■が正電圧である
ならば、この正電圧は、 ＶＩ が正、 Ｖｃ
が負である場合には、出力端子Ａに伝達されることにな
る。
チャンネルＭｏｓ＋−ランジスタＴ１ばオンするが、こ
のとき入力端子Ｃに負の電圧を印加すると、トランジス
タＴ１がオフした後でも、トランジスタＴ２の共通ゲー
ト端子２０．３０には、負の電圧が保持され、トランジ
スタＴ２のうちＰチャンネルトランジスクのめがオン状
態となり、入力電圧ＶＩ はトランジスタＴ２のうち
Ｐチャンネルトランジスタを介して、出力端子への方の
めに伝達する。したがって、入力端子■が正電圧である
ならば、この正電圧は、 ＶＩ が正、 Ｖｃ
が負である場合には、出力端子Ａに伝達されることにな
る。
以上の動作を論理表で示すと、第１表のようになる。
表 １
このように、上記回路におし）で、 第２のトランジス
タを伝導極性の異る２つのＭＯＳ Ｆ ＥＴＬこよって
構成することにより、第２のトランジスタ文・ｌの各ソ
ースに印加される信号を第２のトランジスタ対の各トレ
インのし１ずれかＧこイ云（般することを牛与徴とする
スイッチング回路を提（共でき、また、第２のトランジ
スタＴ２のＰチャンネルトランジスタ及びＮチャンネル
トランジスタにおＧ１で、フローティングケートを持つ
不揮発４１Ｍ０３Ｉ−ランジスタで構成すれば、第１の
トランジスタＴ ｒ Ｌま不要となり、フローティング
ゲートのＲ命王里４尺！３心こよって、Ａ、Ｂの信Ｉ！
播経路が選１尺できる不１車発４生スイッチング回路が
構成できる。
タを伝導極性の異る２つのＭＯＳ Ｆ ＥＴＬこよって
構成することにより、第２のトランジスタ文・ｌの各ソ
ースに印加される信号を第２のトランジスタ対の各トレ
インのし１ずれかＧこイ云（般することを牛与徴とする
スイッチング回路を提（共でき、また、第２のトランジ
スタＴ２のＰチャンネルトランジスタ及びＮチャンネル
トランジスタにおＧ１で、フローティングケートを持つ
不揮発４１Ｍ０３Ｉ−ランジスタで構成すれば、第１の
トランジスタＴ ｒ Ｌま不要となり、フローティング
ゲートのＲ命王里４尺！３心こよって、Ａ、Ｂの信Ｉ！
播経路が選１尺できる不１車発４生スイッチング回路が
構成できる。
さらに、第３図の本発明のスイッチング回路の出力端子
に第４図に示すような、メモリアレイ部の部分集合とし
てＡアレイ部及びＣアレイ部を結合し、このような部分
集合に分割された大ＰＭ ＩＪな記憶回路を構成すれば
、前記スイッチング回路は。
に第４図に示すような、メモリアレイ部の部分集合とし
てＡアレイ部及びＣアレイ部を結合し、このような部分
集合に分割された大ＰＭ ＩＪな記憶回路を構成すれば
、前記スイッチング回路は。
メモリのエラーコレクティング回路として使用できるこ
とになる。すなわち、Ａアレイ邪に故障がある場合に、
入力端子ＩとＣの電圧極性を適当に設定することによっ
て、３７１４部を選択時に使用するようにして全体とし
て不良のない記憶回路として使用できる。
とになる。すなわち、Ａアレイ邪に故障がある場合に、
入力端子ＩとＣの電圧極性を適当に設定することによっ
て、３７１４部を選択時に使用するようにして全体とし
て不良のない記憶回路として使用できる。
（７） 発明の効果
本発明は第１のＭＯ３Ｉ−ランジスクのケートとドレイ
ンをそれぞれ第２のＭＯ３Ｉ・ランジスクのソースとゲ
ートに連結し、第２のトランジスタのソースと第１のト
ランジスタのソースにパルス状電圧ＶＣと■工 をそれ
ぞれ印加する回路において。
ンをそれぞれ第２のＭＯ３Ｉ・ランジスクのソースとゲ
ートに連結し、第２のトランジスタのソースと第１のト
ランジスタのソースにパルス状電圧ＶＣと■工 をそれ
ぞれ印加する回路において。
ＶＣと■１ の極性を組み合せることにより、第２のト
ランジスタを断続的に開又は閉の状態に保つことを特徴
とする回路により、トランジスタ３（回収下で構成され
る極めて簡単なスイッチング回路を提）ｊｌ、できる有
用な効果を有する。
ランジスタを断続的に開又は閉の状態に保つことを特徴
とする回路により、トランジスタ３（回収下で構成され
る極めて簡単なスイッチング回路を提）ｊｌ、できる有
用な効果を有する。
第１図（ａｌ、 （ｂｌは本発明の一実施例のスイ・ノ
チンク゛回路の基本図とタイミングチャート図、第２図
６土本発明の第１図（ａｌに示した実施例のレイアウト
ミツ％成図、第３図は本発明の他の実施例のスイ・ノチ
ンク回路図、第４図は第３図に示した実施例のスイッチ
ング回路にメモリアレイ部を接続した回路構成図である
。 ＴＩ、Ｔ２・・・ＭＯ３）ランジス外 ■・・・入力端子 Ｃ・・・入力端子○、Ａ、Ｂ・
・・出力端子 第１図 第３図 ２ 第４図
チンク゛回路の基本図とタイミングチャート図、第２図
６土本発明の第１図（ａｌに示した実施例のレイアウト
ミツ％成図、第３図は本発明の他の実施例のスイ・ノチ
ンク回路図、第４図は第３図に示した実施例のスイッチ
ング回路にメモリアレイ部を接続した回路構成図である
。 ＴＩ、Ｔ２・・・ＭＯ３）ランジス外 ■・・・入力端子 Ｃ・・・入力端子○、Ａ、Ｂ・
・・出力端子 第１図 第３図 ２ 第４図
Claims (3)
- （１） 第１のＭＯ３Ｉ−ランジスタのゲートとドレイ
ンをそれぞれ第２のＭＯＳ）ランジスタのソースとゲー
トに連結し、第１のトランジスタのソースと第２のトラ
ンジスタのソースに第１及び第２のパルス状電圧をそれ
ぞれ印加する回路において、該第１及び第２のパルス状
電圧の極性を組み合せることにより、第２のトランジス
タを断続的に開又は閉の状態に保つことを特徴とするス
イッチング回路。 - （２） 第２のトランジスタを導電極性の異る２つのＭ
ＯＳＦＥＴによって構成して第２のトランジスタ対とし
その各ソースに印加される信号を第２のＩ・ランジスク
対の各トレインのいずれかに伝搬することを特徴とする
特許請求の範囲第１項記載のスイッチング回路。 - （３） 第２のトランジスタ対をそれぞれ不揮発性ＭＯ
Ｓメモリ素子で構成し、第１のトランジスタを不要にし
て信号伝搬経路を選択することを特徴とする特許請求の
範囲第２項記載のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055833A JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055833A JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181826A true JPS59181826A (ja) | 1984-10-16 |
| JPH0654869B2 JPH0654869B2 (ja) | 1994-07-20 |
Family
ID=13009976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055833A Expired - Lifetime JPH0654869B2 (ja) | 1983-03-31 | 1983-03-31 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654869B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
| JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
-
1983
- 1983-03-31 JP JP58055833A patent/JPH0654869B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
| JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654869B2 (ja) | 1994-07-20 |
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