JPS59181826A - Switching circuit - Google Patents
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- JPS59181826A JPS59181826A JP58055833A JP5583383A JPS59181826A JP S59181826 A JPS59181826 A JP S59181826A JP 58055833 A JP58055833 A JP 58055833A JP 5583383 A JP5583383 A JP 5583383A JP S59181826 A JPS59181826 A JP S59181826A
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はスイッチング回路に係り、特に３個以下のＭＯ
Ｓ）ランジスタを組み合せて出力端子の選択および出力
端子に生じる電圧の極性を制御できるＭＯＳ）ランジス
タのスイッチング回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical field of the invention The present invention relates to a switching circuit, and particularly to a switching circuit with three or less MO
The present invention relates to a switching circuit for MOS) transistors that can control the selection of output terminals and the polarity of the voltage generated at the output terminals by combining S) transistors.
（２） 技術の背景
最近の大規模集積化技術の発展に伴い、ＭＯＳ技術によ
る記憶回路の容量は、ますます大規模となり、とくに、
ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯ
Ｓ Ｉ−ランジスクを組め合せるいわゆるＣＭＯＳ ）
ランジスクば、特性が良くまた消費電力が少ないことか
ら、大規模な記憶回路や他の論理回路に応用され、集積
回路はＣＭＯＳが主流となってきた。(2) Background of the technology With the recent development of large-scale integration technology, the capacity of memory circuits based on MOS technology has become larger and larger.
P-channel MOS transistor and N-channel MO
(So-called CMOS that combines SI-Landisc)
Ranjisk has good characteristics and low power consumption, so it has been applied to large-scale memory circuits and other logic circuits, and CMOS has become the mainstream integrated circuit.
記憶回路において、大規模集積化されると、メモリアレ
イ部の故障の確率も大きくなり、大規模な記憶回路にお
いては、冗長アレイを設けておいて、故障アレイ部を使
用しないようにする冗長技術すなわちエラーコレクティ
ング回路等をメモリアレイ部の周辺に挿入する技術がま
ずます重要視されてきた。As memory circuits are integrated on a large scale, the probability of failure in the memory array section also increases.In large-scale memory circuits, redundancy technology is used to provide redundant arrays and avoid using faulty array sections. That is, the technology of inserting an error correcting circuit or the like in the periphery of the memory array section has become increasingly important.
このようなメモリエラーコレクティング回路は。Such a memory error correcting circuit.
一種のスイッチング回路であってメモリアレイ部の部分
集合を選択すると同時に、出力に伝達するべきパルス信
号の極性すなわち正電圧、負電圧の選択を行なう必要が
ある。This is a kind of switching circuit, and at the same time it selects a subset of the memory array section, it is necessary to select the polarity of the pulse signal to be transmitted to the output, that is, positive voltage or negative voltage.
（３） 従来技術と問題点
従来、この種のスイッチング回路は、出力端子の選択に
は、物理的に結線をしなおす方式すなわちフユーズ方式
を採用しているものが多く、とくにレーザーを用いたレ
ーザーフユーズ方式が使用されていた。しかし、このよ
うなフユーズ方式は一度結線の選択を決めてしまうと、
二度と結線の状態を変えることのできない、所謂不揮発
性選択方式であるために２選択に自由度がなくユーザー
にとって９選択を動的に変化させて使用することができ
ないという欠点があった。(3) Conventional technology and problems Conventionally, many switching circuits of this type have adopted a method of physically reconnecting the wires, that is, a fuse method, to select the output terminal. The fuse method was used. However, with this kind of fuse method, once you have decided on the wiring connection,
Since it is a so-called non-volatile selection method in which the connection state cannot be changed again, there is no degree of freedom in the two selections, and the user cannot dynamically change and use the nine selections.
また、従来においても、電気的回路を用いて。Also, in the past, electrical circuits were used.
選択において電気的に自由に、出力端子を選択するスイ
ッチング回路は存在していたが、トランジスタの数が数
十個も必要となり、スイッチング回路の全体の面積は大
きく、したがって記憶回路等にそのままこのスイッチン
グ回路を適用すると全体のチップ面積は極めて太き（な
るという欠点があった。There used to be switching circuits that electrically freely selected output terminals, but they required dozens of transistors and the overall area of the switching circuit was large. When the circuit was applied, the overall chip area was extremely large.
（４） 発明の目的
本発明は２ このような従来の欠点を除去し、３個以下
のトランジスタで２つの出力端子の選択を行い、かつま
た各選択された出力端子の電圧の極性を選択できる極め
て、簡単な構成のＭＯＳスイッチング回路を提供するも
のである。(4) Purpose of the Invention The present invention eliminates the drawbacks of the prior art and provides a method for selecting two output terminals using three or less transistors, and also for selecting the polarity of the voltage at each selected output terminal. This provides a MOS switching circuit with an extremely simple configuration.
（５） 発明の構成
本発明は第１のＭＯ３Ｉ−ランジスタのゲートとドレイ
ンをそれぞれ第２のＭＯ３Ｉ−ランジスタのソースとゲ
ートに連結し、第１のトランジスタのソースと第２のト
ランジスタのソースに第１及び第２のパルス状電圧をそ
れぞれ印加する回路において、該第１及び第２のパルス
状電圧の極性を組み合せることにより、第２のトランジ
スタを断続的に開又は閉の状態に保つこと特徴とするス
イッチング回路を提供する。(5) Structure of the Invention The present invention connects the gate and drain of a first MO3I-transistor to the source and gate of a second MO3I-transistor, respectively, and connects the source of the first transistor and the source of the second transistor to the second MO3I-transistor. In a circuit that applies first and second pulsed voltages, the second transistor is intermittently kept open or closed by combining the polarities of the first and second pulsed voltages. A switching circuit is provided.
（６）発明の実施例 以下１図面を参照して本発明の一実施例を説明する。(6) Examples of the invention An embodiment of the present invention will be described below with reference to one drawing.
第１図は、２つの１〜ランジスタＴ１とＴ２を組め合せ
てできる本発明のスイッチング回路の基本動作を説明す
る回路図である。FIG. 1 is a circuit diagram illustrating the basic operation of a switching circuit of the present invention formed by combining two transistors T1 and T2.
第１図の回路図において、第１のトランジスタＴ１はＰ
チャンネルＭＯ３）ランシスタであって第２のトランジ
スタＴ２は、ＮチャンネルＭＯＳトランジスタである。In the circuit diagram of FIG. 1, the first transistor T1 is P
The second transistor T2, which is a channel MO3) transistor, is an N-channel MOS transistor.
そして第１のトランジスタＴ＋のゲート端子１０ば第２
のトランジスタＴ２のソース端子２１に接続され、第１
のトランジスタＴ＋のドレイン端子１２は、第２のトラ
ンジスタＴ２のケート端子２０に接続されている点に特
徴がある。そして、第１のトランジスタＴ１のゲート端
子１０を入力端子Ｉとし、ソース端子１１を入力端子Ｃ
とし、第２のトランジスタＴ２の１ニレイン端子２２を
出力端子Ｏとする。The gate terminal 10 of the first transistor T+ is connected to the second transistor T+.
is connected to the source terminal 21 of the transistor T2 of the first
The drain terminal 12 of the transistor T+ is characterized in that it is connected to the gate terminal 20 of the second transistor T2. The gate terminal 10 of the first transistor T1 is an input terminal I, and the source terminal 11 is an input terminal C.
Then, the 1 ni lane terminal 22 of the second transistor T2 is set as the output terminal O.
第１図（２＋）のスイッチング回路の動作を説明するタ
イミングチャートを第１図（ｂ）に示す。A timing chart illustrating the operation of the switching circuit of FIG. 1(2+) is shown in FIG. 1(b).
入力端子Ｉに印加する電圧をＶｌ とし、入力端子Ｃ
に印加する電圧をＶｃ としたときに出力端子Ｏに生
じる出力電圧をＶｏ とする。 入力端子■に負のパ
レス電圧を印加し、入力端子Ｃに正の電圧を入力した場
合、１−ランジスタＴ１は、ＰチャンネルＭＯ３Ｉ−ラ
ンジスタであるから、ゲート端子１０の電圧■１ が
負である間、オン状態となり。Let the voltage applied to the input terminal I be Vl, and the voltage applied to the input terminal C
When the voltage applied to the terminal O is Vc, the output voltage generated at the output terminal O is Vo. When a negative pulse voltage is applied to the input terminal ■ and a positive voltage is input to the input terminal C, the voltage ■1 of the gate terminal 10 is negative because the 1-transistor T1 is a P-channel MO3I-transistor. It remains on for a while.
ソース電圧Ｖｃ がトレイン電圧Ｖｃ として伝達
する。ところが、ゲートθｊ１１１子１０に印加された
電圧■１ は負のパルス電圧であるから、負のパルス
電圧が保持されている時間ｔ１だけ、トランジスタＴ１
はオンしているが、ゲート端子１０が零電位に戻ってし
まうと ！−ランジスクＴ＋はオフ状態になる。したが
って、トランジスタＴ１のソースＤ！：ｉｊ子］１に印
加された正電圧は、トレイン端子１２に伝達することは
ないが、トランジスタＴ２のケート端子２０てみれば、
Ｔ２のゲート端子２０Ｇは電気的にフローティング状態
になり、トランジスタＴ２のケート容量の存在のため、
トランジスタＴ１がオフした後でも、Ｔ＋がオンしたと
きのソース電圧が保持され、第１図（ｂ）の点線に示す
ように、正の電圧か、そのままトランジスタＴ２のゲー
ト端子２０に保持されている。Source voltage Vc is transmitted as train voltage Vc. However, since the voltage ■1 applied to the gate θj111 is a negative pulse voltage, the transistor T1 is
is on, but if the gate terminal 10 returns to zero potential! - Langisk T+ is turned off. Therefore, the source D! of transistor T1! :ij]1 is not transmitted to the train terminal 12, but if you look at the gate terminal 20 of the transistor T2,
The gate terminal 20G of T2 becomes electrically floating, and due to the existence of the gate capacitance of transistor T2,
Even after transistor T1 is turned off, the source voltage at which T+ was turned on is maintained, and as shown by the dotted line in FIG. .
したがって、この正の保持電圧が１−ランジスタ１゛２
のケート端子２０に加えられている間、トランジスタＴ
２はＮチャンネルＭＯ３Ｉ−ランシスタであるからオン
状態となり、トランジスタＴ２の出力端子であるドレイ
ン端子２２は、ソース端子２１のソース電圧すなわち入
力電圧Ｖ１ と同じ電圧か出力されることになる。し
たがって、出力端子Ｏの電圧波形は第１図（ｂ）に示す
ようになる。Therefore, this positive holding voltage is 1 - transistor 1゛2
while being applied to the gate terminal 20 of the transistor T
Since transistor T2 is an N-channel MO3I-run transistor, it is turned on, and the drain terminal 22, which is the output terminal of the transistor T2, outputs the same voltage as the source voltage of the source terminal 21, that is, the input voltage V1. Therefore, the voltage waveform at the output terminal O becomes as shown in FIG. 1(b).
すなわち、 ＋−ランジスタＴ１が■１が負である間
、オンするので、この時トランジスタＴ２もオンである
ので出力端子○はＶｌ の負電圧を出力する。そして、
トランジスタＴ＋がオフしても、１−ランジスタ〕゛２
がオンしている間、ソース端子２１の電圧すなわち入力
端子Ｉの正のパルス電圧をそのまま出力端子゛Ｏに伝達
することとなる・また・ｔ１時間区域において、入力電
圧Ｖｃ を零電圧のままあるいは負電圧にしておけば
、第２の１−ランジスタＴ２は、オフのままとなる。That is, since +- transistor T1 is turned on while ■1 is negative, transistor T2 is also turned on at this time, so output terminal ○ outputs a negative voltage of Vl. and,
Even if the transistor T+ is off, the 1-transistor゛2
is on, the voltage at the source terminal 21, that is, the positive pulse voltage at the input terminal I, is transmitted as it is to the output terminal O. Also, in the time period t1, the input voltage Vc remains at zero voltage or If the voltage is set to negative, the second 1-transistor T2 remains off.
このように９本発明の原理は、第１のＭＯＳ）ランジス
クのケートとドレインをそれぞれ第２のＭＯＳトランジ
スタのソースとゲートに連結し。Thus, the principle of the present invention is to connect the gate and drain of the first MOS transistor to the source and gate of the second MOS transistor, respectively.
第２のトランジスタのソースと第１のトランジスタのソ
ースにパルス状電圧■工 とＶｃ をそれぞれ印加する
回路において、 ＶＩ とＶｃ の極性を組み合
せることにより、第２のトランジスタを断続的に開又は
閉の状態に保つことを特徴とする回路を提供することに
ある。In a circuit that applies pulsed voltages VI and Vc to the source of the second transistor and the source of the first transistor, respectively, the second transistor is intermittently opened or closed by combining the polarities of VI and Vc. The object of the present invention is to provide a circuit characterized by maintaining the state of
第２図において、上記本発明のスイ・ノチング回路のレ
イアウトのバクーン構成図を示す。第２図において記号
Ｓ；−Ｄ、Ｇは、それぞれＭＯＳ）ランジスタのソース
、トレイン、ゲートをあられし。FIG. 2 shows a block diagram of the layout of the switch notching circuit of the present invention. In FIG. 2, the symbols S, -D, and G represent the source, train, and gate of a MOS transistor, respectively.
記号１．Ｃは、入力端子１．Ｃをあられし、記号○は、
出力端子Ｏをあられす。第２図でわかるように１本発明
のスイッチング回路は、第１のトランジスタＴ＋のケー
ト端子１０と、第２のトランジスタＴ２のソース端子２
１及び入力端子Ｉが共通パターンで接続され、第１のト
ランジスタＴ１のドレイン端子１２と第２のトランジス
タＴ２のゲート端子２０かパターン接続されているので
。Symbol 1. C is input terminal 1. C is hail, symbol ○ is,
Hail the output terminal O. As can be seen in FIG. 2, the switching circuit of the present invention has a gate terminal 10 of the first transistor T+ and a source terminal 2 of the second transistor T2.
1 and the input terminal I are connected in a common pattern, and the drain terminal 12 of the first transistor T1 and the gate terminal 20 of the second transistor T2 are also connected in a pattern.
構造上極めて簡潔であり、製造過程も簡単となる。The structure is extremely simple and the manufacturing process is simple.
本発明のスイッチング回路は、上記第１の実施例に示し
た基本回路を２つ組み合せることによって、２つの出力
端子を選択できる応用上有効なスイッチング回路を構成
でき、そのようなパルスを用いて信号伝）股経路を選択
できるスイッチング回路を第３図に示す。By combining two of the basic circuits shown in the first embodiment, the switching circuit of the present invention can configure an practically effective switching circuit that can select two output terminals. Figure 3 shows a switching circuit that can select the signal transmission path.
第３図のスイッチング回路において、第２図のトランジ
スタＴ２がゲート端子が共通に接続されたＰチャンネル
ＭＯＳトランジスタ及びＮチャンネルＭＯＳ）ランジス
タをＫＪｉみ合せた。トランジスタ対の構成になってい
る。そして、第１のトランジスタＴ＋のゲート端子１０
が１−ランジスタＴ２のＰチャンネルトランジスクのソ
ース端子３１及びＮチャンネルトランジスタのソース端
子２１に接続され、トランジスタＴ１のドレイン端子１
２はトランジスタＴ２のＰチャンネルトランジスタゲー
ｌ一端子３０と、Ｎチャンネルトランジスタゲート端子
２０との両方に接続されている。そして、入力端子Ｉは
トランジスタＴ＋のケート端子１０に接続され、入力端
子ＣばトランジスタＴ１のソース端子１１に接続されて
いる。出力端子は２つあり、出力端子Ａは、トランジス
タＴ２のＰチャンネルトランジスタトレイン端子３２に
接続され、出力端子Ｂば、トランジスタＴ２のＮチャン
ネルトランジスタトレイン端子２２に接続されている。In the switching circuit of FIG. 3, the transistor T2 of FIG. 2 is a combination of a P-channel MOS transistor and an N-channel MOS transistor KJi whose gate terminals are connected in common. It consists of a transistor pair. and the gate terminal 10 of the first transistor T+.
1- is connected to the source terminal 31 of the P-channel transistor and the source terminal 21 of the N-channel transistor of the transistor T2, and the drain terminal 1 of the transistor T1
2 is connected to both the P-channel transistor gate terminal 30 and the N-channel transistor gate terminal 20 of the transistor T2. The input terminal I is connected to the gate terminal 10 of the transistor T+, and the input terminal C is connected to the source terminal 11 of the transistor T1. There are two output terminals; output terminal A is connected to the P-channel transistor train terminal 32 of the transistor T2, and output terminal B is connected to the N-channel transistor train terminal 22 of the transistor T2.
第３図のスイッチング回路の動作を２つの場合にわけ
て説明する。１つは、入力端子■から出力端子Ａまたば
Ｂに、伝達する場合を考える。The operation of the switching circuit shown in FIG. 3 will be explained in two cases. First, let us consider the case of transmission from input terminal (2) to output terminal A or B.
この場合、トランジスタＴ１にはＰチャンネルＭＯＳ
Ｆ ＥＴを使用する。入力端子Ｉに負のパルス電圧そし
て、入力端子Ｃに負のパルス電圧を印加する。ずなわぢ
Ｖｘ ＜０． Ｖｃ ＜０である場合は、 ｌ−
ランジスクＴ１は、ＰチャンネルＭＯ３＋−ランジスク
であるから、ゲート端子１０に負の電圧が印加され、ト
ランジスタＴ１はオンとなり。In this case, the transistor T1 is a P-channel MOS
Use FET. A negative pulse voltage is applied to input terminal I, and a negative pulse voltage is applied to input terminal C. Zunawaji Vx <0. If Vc <0, l-
Since Landisk T1 is a P-channel MO3+- Landisk, a negative voltage is applied to the gate terminal 10, and transistor T1 is turned on.
トランジスタＴ２のチー１〜端子２０には、入力端子Ｃ
の負の電圧Ｖ が印加され、Ｔ１のゲート端子１０に印
加されたパルス電圧が消えた後でも。The input terminal C is connected to terminals 1 to 20 of the transistor T2.
Even after the negative voltage V is applied and the pulsed voltage applied to the gate terminal 10 of T1 disappears.
Ｔ２のゲート端子２０．３０にはそのまま負の電圧が保
持されることになる。トランジスタＴ２ば。The negative voltage is maintained at the gate terminal 20.30 of T2. Transistor T2.
ＰチャンネルトランジスタとＮチャンネルトランジスタ
からできているので、ゲート端子２０，３０に前記質の
電圧が保持している間、Ｐチャンネルトランジスタのめ
オン状態となり、Ｎチャンネル１−ランジスタはオフ状
態になる。したがって。Since it is made up of a P-channel transistor and an N-channel transistor, while the above-mentioned voltage is maintained at the gate terminals 20 and 30, the P-channel transistor is turned on and the N-channel transistor is turned off. therefore.
出力端子へが選択され、出力部１子Ａは、Ｐチャンネル
トランジスタがオンしている間、ソース端子３１に入力
している入力端子Ｉの電圧Ｖ４ の電圧をそのまま出
力する。したがって、 ＶＩ が負の電圧であるな
らば５出力端子Ａには、その負の電圧が伝播されること
になる。したがって、 Ｖ４ が負。The output terminal 1 is selected, and the output section 1 child A outputs the voltage V4 of the input terminal I input to the source terminal 31 as it is while the P-channel transistor is on. Therefore, if VI is a negative voltage, that negative voltage will be propagated to the 5th output terminal A. Therefore, V4 is negative.
Ｖｃ も負であるパルスを印加すると、入力端子Ｉか
ら出力端子Ａに負電圧が伝播することになる。If a pulse is applied where Vc is also negative, a negative voltage will propagate from input terminal I to output terminal A.
また、入力端子■に、負のパルス電圧を印加すると、Ｐ
チャンネルＭＯＳトランジスタＴ＋はオンするが、こ
のとき入力端子Ｃに正の電圧を印加すると、トランジス
タＴ１がオフした後でも、１−ランジスクＴ２の共通ゲ
ート端子２０．３０には。Also, when a negative pulse voltage is applied to the input terminal ■, P
The channel MOS transistor T+ is turned on, but if a positive voltage is applied to the input terminal C at this time, even after the transistor T1 is turned off, the common gate terminal 20.30 of the transistor T2 is turned on.
正の電圧が保持され、トランジスタＴ２のうちＮチャン
ネルトランジスタのみがオン状態となり。A positive voltage is maintained, and only the N-channel transistor of the transistor T2 is turned on.
入力電圧■ はトランジスタＴ２のうちＮチャンネルト
ランジスタを介して、出力端子Ｂの方のみに伝達する。The input voltage (2) is transmitted only to the output terminal B via the N-channel transistor of the transistor T2.
したがって、入力端子Ｉが負電圧であるならば、この負
電圧は、■王 が負、 Ｖｃ が正である場合には
、出力端子Ｂに伝達されることになる。Therefore, if the input terminal I is a negative voltage, this negative voltage will be transmitted to the output terminal B if the voltage is negative and Vc is positive.
次に、入力端子■から出力端子ＡまたはＢに正の信号を
伝達する場合を考える。Next, consider the case where a positive signal is transmitted from the input terminal (2) to the output terminal A or B.
この場合、Ｉ〜ランジスクＴ！にはＮチャンネルＭＯ３
ＦＥＴを使用する。入力端子工に正のパルス電圧そして
、入力端子Ｃに正のパルス電圧を印加する。ずなわちＶ
Ｌ ＞Ｑ、 Ｖｃ ＞Ｑである場合はトランジス
タＴ１は、ＮチャンネルＭＯＳトランジスタであるから
、ゲート端子１ｏに正の電圧が印加され、トランジスタ
ボ；はオンとなり、トランジスタＴ２のゲー日１１５子
２ｏには、入力端子Ｃの正の電圧■ が印加され、Ｔ１
がゲート端子に印加されたパルス電圧が消えた後でも、
Ｔ２のケート端子２０．３０にはそのまま正の電圧が保
持されることになる。トランジスタＴ２は、Ｐチャンネ
ルトランジスタとＮチャンネルトランジスタからできて
いるので、ゲーＨＭ子２０．３０に前記圧の電圧が保持
している間、Ｎチャンネルトランジスタのみオン状態と
なり、Ｐチャンネルトランジスタはオフ状態になる。し
たがって、出力端子Ｂが選択され、出力６１！Ａ子Ｂは
、Ｎチャンネルトランジスタがオンしている間、ソース
端子２１に入力している入力端子Ｉの電圧Ｖ、 の電
圧をそのまま出力する。したがって、 ＶＬ が正の
電圧であるならば、出力端子Ｂには、その正の電圧が伝
播されることになる。したがって、■工が正。In this case, I ~ Ranjisk T! For N channel MO3
Use FET. Apply a positive pulse voltage to the input terminal and apply a positive pulse voltage to the input terminal C. Zunawachi V
When L > Q, Vc > Q, since the transistor T1 is an N-channel MOS transistor, a positive voltage is applied to the gate terminal 1o, the transistor voltage is turned on, and the gate terminal 115 of the transistor T2 is turned on. is applied with the positive voltage ■ of the input terminal C, and T1
Even after the pulsed voltage applied to the gate terminal disappears,
The positive voltage is maintained at the gate terminals 20 and 30 of T2. Since the transistor T2 is made up of a P-channel transistor and an N-channel transistor, while the voltage of the above voltage is maintained at the gate HM pin 20.30, only the N-channel transistor is in the on state and the P-channel transistor is in the off state. Become. Therefore, output terminal B is selected and output 61! A child B outputs the voltage V of the input terminal I input to the source terminal 21 as it is while the N-channel transistor is on. Therefore, if VL is a positive voltage, that positive voltage will be propagated to the output terminal B. Therefore, ■work is correct.
ＶＣも正であるパルスを印加すると、入力端子Ｉから出
力端子Ｂに正電圧が伝播することになる。When a pulse in which VC is also positive is applied, a positive voltage will propagate from input terminal I to output terminal B.
また、入力端子Ｉに５正のパルス電圧を印加すると、Ｎ
チャンネルＭｏｓ＋−ランジスタＴ１ばオンするが、こ
のとき入力端子Ｃに負の電圧を印加すると、トランジス
タＴ１がオフした後でも、トランジスタＴ２の共通ゲー
ト端子２０．３０には、負の電圧が保持され、トランジ
スタＴ２のうちＰチャンネルトランジスクのめがオン状
態となり、入力電圧ＶＩ はトランジスタＴ２のうち
Ｐチャンネルトランジスタを介して、出力端子への方の
めに伝達する。したがって、入力端子■が正電圧である
ならば、この正電圧は、 ＶＩ が正、 Ｖｃ
が負である場合には、出力端子Ａに伝達されることにな
る。Also, when applying 5 positive pulse voltages to input terminal I, N
The channel Mos + - transistor T1 is turned on, but if a negative voltage is applied to the input terminal C at this time, even after the transistor T1 is turned off, a negative voltage is maintained at the common gate terminal 20, 30 of the transistor T2. The P-channel transistor of the transistor T2 is turned on, and the input voltage VI is transmitted to the output terminal through the P-channel transistor. Therefore, if the input terminal ■ is at a positive voltage, this positive voltage will mean that VI is positive and Vc
If is negative, it will be transmitted to output terminal A.
以上の動作を論理表で示すと、第１表のようになる。The above operation can be expressed in a logical table as shown in Table 1.
表 １
このように、上記回路におし）で、 第２のトランジス
タを伝導極性の異る２つのＭＯＳ Ｆ ＥＴＬこよって
構成することにより、第２のトランジスタ文・ｌの各ソ
ースに印加される信号を第２のトランジスタ対の各トレ
インのし１ずれかＧこイ云（般することを牛与徴とする
スイッチング回路を提（共でき、また、第２のトランジ
スタＴ２のＰチャンネルトランジスタ及びＮチャンネル
トランジスタにおＧ１で、フローティングケートを持つ
不揮発４１Ｍ０３Ｉ−ランジスタで構成すれば、第１の
トランジスタＴ ｒ Ｌま不要となり、フローティング
ゲートのＲ命王里４尺！３心こよって、Ａ、Ｂの信Ｉ！
播経路が選１尺できる不１車発４生スイッチング回路が
構成できる。Table 1 In this way, in the above circuit, by configuring the second transistor by two MOS FETLs with different conduction polarities, the voltage applied to each source of the second transistor A switching circuit is provided in which the signals are connected to each train of the second transistor pair T2, and the P channel transistor of the second transistor pair T2 and the N If the channel transistor is configured with G1 and a non-volatile 41M03I transistor with a floating gate, the first transistor T r L is not necessary, and the R life of the floating gate is 4 shaku! 3. Believe me!
It is possible to construct a switching circuit that does not generate 4 outputs and can have a selection of distributing paths.
さらに、第３図の本発明のスイッチング回路の出力端子
に第４図に示すような、メモリアレイ部の部分集合とし
てＡアレイ部及びＣアレイ部を結合し、このような部分
集合に分割された大ＰＭ ＩＪな記憶回路を構成すれば
、前記スイッチング回路は。Furthermore, the A array section and the C array section are connected as a subset of the memory array section as shown in FIG. 4 to the output terminal of the switching circuit of the present invention shown in FIG. If a large PM IJ memory circuit is configured, the switching circuit will be as follows.
メモリのエラーコレクティング回路として使用できるこ
とになる。すなわち、Ａアレイ邪に故障がある場合に、
入力端子ＩとＣの電圧極性を適当に設定することによっ
て、３７１４部を選択時に使用するようにして全体とし
て不良のない記憶回路として使用できる。It can be used as a memory error correcting circuit. In other words, if there is a failure in the A array,
By appropriately setting the voltage polarities of the input terminals I and C, the 3714th section can be used at the time of selection, and the entire memory circuit can be used as a defect-free memory circuit.
（７） 発明の効果
本発明は第１のＭＯ３Ｉ−ランジスクのケートとドレイ
ンをそれぞれ第２のＭＯ３Ｉ・ランジスクのソースとゲ
ートに連結し、第２のトランジスタのソースと第１のト
ランジスタのソースにパルス状電圧ＶＣと■工 をそれ
ぞれ印加する回路において。(7) Effects of the Invention The present invention connects the gate and drain of the first MO3I-randisk to the source and gate of the second MO3I-randisk, respectively, and applies a pulse to the source of the second transistor and the source of the first transistor. In the circuit that applies voltages VC and , respectively.
ＶＣと■１ の極性を組み合せることにより、第２のト
ランジスタを断続的に開又は閉の状態に保つことを特徴
とする回路により、トランジスタ３（回収下で構成され
る極めて簡単なスイッチング回路を提）ｊｌ、できる有
用な効果を有する。By combining the polarities of VC and ■1, a circuit characterized by keeping the second transistor intermittently open or closed allows an extremely simple switching circuit configured under transistor 3 (Provision) jl, it has a useful effect.
第１図（ａｌ、 （ｂｌは本発明の一実施例のスイ・ノ
チンク゛回路の基本図とタイミングチャート図、第２図
６土本発明の第１図（ａｌに示した実施例のレイアウト
ミツ％成図、第３図は本発明の他の実施例のスイ・ノチ
ンク回路図、第４図は第３図に示した実施例のスイッチ
ング回路にメモリアレイ部を接続した回路構成図である
。
ＴＩ、Ｔ２・・・ＭＯ３）ランジス外
■・・・入力端子 Ｃ・・・入力端子○、Ａ、Ｂ・
・・出力端子
第１図
第３図
２
第４図Fig. 1 (al, bl is a basic diagram and timing chart of the switching circuit according to an embodiment of the present invention, Fig. 2 is a layout diagram of the embodiment shown in Fig. 1 (al) of the present invention. 3 is a circuit diagram of another embodiment of the present invention, and FIG. 4 is a circuit configuration diagram in which a memory array section is connected to the switching circuit of the embodiment shown in FIG. 3. , T2...MO3) Outside Rungis ■... Input terminal C... Input terminal ○, A, B...
...Output terminals Figure 1 Figure 3 Figure 2 Figure 4
Claims (3)
ンをそれぞれ第２のＭＯＳ）ランジスタのソースとゲー
トに連結し、第１のトランジスタのソースと第２のトラ
ンジスタのソースに第１及び第２のパルス状電圧をそれ
ぞれ印加する回路において、該第１及び第２のパルス状
電圧の極性を組み合せることにより、第２のトランジス
タを断続的に開又は閉の状態に保つことを特徴とするス
イッチング回路。(1) Connect the gate and drain of a first MO3I transistor to the source and gate of a second MO3I transistor, respectively, and apply first and second pulses to the source of the first transistor and the source of the second transistor. 1. A switching circuit, wherein a second transistor is intermittently maintained in an open or closed state by combining the polarities of the first and second pulsed voltages.
ＯＳＦＥＴによって構成して第２のトランジスタ対とし
その各ソースに印加される信号を第２のＩ・ランジスク
対の各トレインのいずれかに伝搬することを特徴とする
特許請求の範囲第１項記載のスイッチング回路。(2) Use two M transistors with different conductivity for the second transistor.
Claim 1, characterized in that the second pair of transistors is constituted by OSFETs and a signal applied to each source thereof is propagated to one of the respective trains of the second I-Randisco pair. switching circuit.
Ｓメモリ素子で構成し、第１のトランジスタを不要にし
て信号伝搬経路を選択することを特徴とする特許請求の
範囲第２項記載のスイッチング回路。(3) The second transistor pair is a non-volatile MO
3. The switching circuit according to claim 2, wherein the switching circuit is configured with an S memory element and selects a signal propagation path without requiring a first transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055833A JPH0654869B2 (en) | 1983-03-31 | 1983-03-31 | Switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055833A JPH0654869B2 (en) | 1983-03-31 | 1983-03-31 | Switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181826A true JPS59181826A (en) | 1984-10-16 |
| JPH0654869B2 JPH0654869B2 (en) | 1994-07-20 |
Family
ID=13009976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055833A Expired - Lifetime JPH0654869B2 (en) | 1983-03-31 | 1983-03-31 | Switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654869B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
| JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
-
1983
- 1983-03-31 JP JP58055833A patent/JPH0654869B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249303A (en) * | 1975-10-20 | 1977-04-20 | Honshu Paper Co Ltd | Continuous process for measuring available alkalinity of digesting reagent solution |
| JPS57167093A (en) * | 1981-04-08 | 1982-10-14 | Nippon Electric Co | Signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654869B2 (en) | 1994-07-20 |
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