JPH0629834A - Logic circuit - Google Patents
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- JPH0629834A JPH0629834A JP4337898A JP33789892A JPH0629834A JP H0629834 A JPH0629834 A JP H0629834A JP 4337898 A JP4337898 A JP 4337898A JP 33789892 A JP33789892 A JP 33789892A JP H0629834 A JPH0629834 A JP H0629834A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、特に電源電圧が１Ｖ以
下のような低電圧で動作可能なラッチ回路に用いられる
論理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit used in a latch circuit which can operate at a low power supply voltage of 1 V or less.
【０００２】[0002]
【従来の技術】従来のこの種論理回路は、ＣＭＯＳ型論
理ブロック回路で構成されているのが一般的であり、図
１２はその一例を示している。この例では、インバータ
ＩＮＶ１，ナンドゲートＮＡＮＤ１・・・インバータＩ
ＮＶ２などの各論理素子が、それぞれスイッチングトラ
ンジスタＭ１，Ｍ２・・・Ｍ３とスイッチングトランジ
スタＭ４，Ｍ５・・・Ｍ６とを介して電源ラインＶDDと
ＶSSに接続されている。2. Description of the Related Art A conventional logic circuit of this type is generally composed of a CMOS type logic block circuit, and FIG. 12 shows an example thereof. In this example, inverter INV1, NAND gate NAND1, ... Inverter I
Each logic element such as NV2 is connected to power supply lines VDD and VSS via switching transistors M1, M2 ... M3 and switching transistors M4, M5 ... M6, respectively.
【０００３】そしてこのような構成のもとに、スイッチ
ングトランジスタＭ１，Ｍ２・・・Ｍ３に高レベル制御
信号ＣＳＢ、スイッチングトランジスタＭ４，Ｍ５・・
・Ｍ６に低レベル制御信号ＣＳをそれぞれ供給して各論
理素子の動作を制御する。Under such a structure, the switching transistors M1, M2 ... M3 are supplied with the high level control signal CSB, the switching transistors M4, M5 ...
The low-level control signal CS is supplied to M6 to control the operation of each logic element.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな構成に用いられるスイッチングトランジスタは、単
一のしきい値電圧をもつトランジスタのように構成され
ているため、以下のような問題を生じた。However, since the switching transistor used in such a configuration is configured like a transistor having a single threshold voltage, the following problems occur.
【０００５】例えば、乾電池動作を想定して、この論理
回路の電源電圧を従来の５Ｖから１Ｖに低下させた場
合、動作時（ＣＳ＝Ｈレベル、ＣＳＢ＝Ｌレベル）に
は、各トランジスタのしきい値電圧と電源電圧が接近す
るため、各トランジスタの相互コンダクタンスが極端に
小さくなり、各論理回路素子の遅延時間が大きくなる問
題があった。For example, assuming a dry cell operation, if the power supply voltage of this logic circuit is lowered from the conventional 5 V to 1 V, each transistor will operate during operation (CS = H level, CSB = L level). Since the threshold voltage and the power supply voltage are close to each other, the transconductance of each transistor becomes extremely small, and the delay time of each logic circuit element becomes large.
【０００６】また論理回路を構成する各トランジスタの
しきい値電圧を低下させると、非動作時（ＣＳ＝Ｌレベ
ル，ＣＳＢ＝Ｈレベル）にリーク電流が大きくなり、電
池の寿命が極端に小さくなる。さらに、制御トランジス
タが非導通状態になるため、記憶情報が破壊されるとい
う問題も生じる。Further, if the threshold voltage of each transistor constituting the logic circuit is lowered, the leak current becomes large at the time of non-operation (CS = L level, CSB = H level), and the life of the battery becomes extremely short. . Further, since the control transistor is turned off, there is a problem that stored information is destroyed.
【０００７】本発明はこのような状況に鑑みてなされた
もので、電源電圧が低下しても高速動作が可能で、非動
作時の消費電力を低減できるようにしたものである。The present invention has been made in view of such a situation, and is capable of performing high-speed operation even when the power supply voltage is lowered and reducing power consumption when not operating.
【０００８】[0008]
【課題を解決するための手段】このような課題を解決す
るために第１の発明は、図１に対応するもので、低スレ
ッシュホルド論理回路（２０）の電源端子（ＰＬ）の一
つに接続される第１の疑似電源線（ＰＬ）および第１の
疑似電源線と第１の電源線との間に配置される高スレッ
シュホルドの第１の制御トランジスタ（ＴＳ１）とによ
って構成される第１電源供給回路と、低スレッシュホル
ド論理回路の残りの電源回路（ＰＬ２）に接続される第
２の疑似電源線（ＱＬ２）および第２の疑似電源線と第
２の電源線との間に接続される高スレッシュホルドの第
２の制御トランジスタ（ＴＳ２）とによって構成される
第２電源供給回路との双方あるいは一方をそなえたもの
である。In order to solve such a problem, the first invention corresponds to FIG. 1 and is provided as one of the power supply terminals (PL) of the low threshold logic circuit (20). A first pseudo power supply line (PL) connected thereto, and a high threshold first control transistor (TS1) arranged between the first pseudo power supply line and the first power supply line; 1 power supply circuit, a second pseudo power supply line (QL2) connected to the remaining power supply circuit (PL2) of the low threshold logic circuit, and a connection between the second pseudo power supply line and the second power supply line And / or a second power supply circuit constituted by a second control transistor (TS2) having a high threshold.
【０００９】第２の発明は図４に対応するもので第１の
発明において、第１の疑似電源線と第１の電源線の間、
第２の疑似電源線と第２の電源線の間の双方あるいは一
方にコンデンサを接続したものである。A second invention corresponds to FIG. 4, and in the first invention, between the first pseudo power supply line and the first power supply line,
A capacitor is connected to both or one of the second pseudo power line and the second power line.
【００１０】第３の発明は図７に対応するもので、第１
の発明または第２の発明において、低スレッシュホルド
論理回路は複数段によって構成し、各段は第１の電源線
と第１の疑似電源線との間、または第２の電源線と第２
の電源線との間に交互に高スレッシュホルドの電界効果
トランジスタを備えたものである。The third invention corresponds to FIG. 7, and the first invention
Or the second invention, the low-threshold logic circuit is configured by a plurality of stages, each stage being between the first power supply line and the first pseudo power supply line, or the second power supply line and the second power supply line.
And a high-threshold field effect transistor are alternately provided between the power supply line and the power line.
【００１１】第４の発明は図１、図６、図７に対応する
もので、第１の発明または第２の発明の回路の後段に他
の論理回路（３０）を備えたものである。The fourth invention corresponds to FIGS. 1, 6 and 7, and is provided with another logic circuit (30) at the subsequent stage of the circuit of the first invention or the second invention.
【００１２】第５の発明は図１０に対応するもので、集
積回路基板上に形成された複数の論理回路ブロックと、
制御回路ブロックとを備え、前記各論理回路ブロックは
第１および第２の疑似電源線から電源が供給され、制御
回路ブロックは第１および第２の電源線から高スレッシ
ュホルドの電界効果トランジスタを介して電源が供給さ
れるようにしたものである。A fifth invention corresponds to FIG. 10, and includes a plurality of logic circuit blocks formed on an integrated circuit substrate,
A control circuit block, each of the logic circuit blocks is supplied with power from the first and second pseudo power supply lines, and the control circuit block is supplied from the first and second power supply lines via a high-threshold field effect transistor. Power is supplied.
【００１３】[0013]
【作用】低スレッシュホルドトランジスタは高スレッシ
ュホルドトランジスタを介して電源が供給されるように
なっているので、高スレッシュホルドトランジスタがオ
フの時は電流が流れない。Since the low-threshold transistor is supplied with power through the high-threshold transistor, no current flows when the high-threshold transistor is off.
【００１４】[0014]
【実施例】図１は本発明に係る論理回路の一実施例を示
しており、クロック信号ＣＫからそのクロック信号ＣＫ
と、反転クロック信号ＣＫＢとを作る低スレッショルド
論理回路２０と、これらのクロックによって駆動される
高スレッショルド論理回路の構成を示している。FIG. 1 shows an embodiment of a logic circuit according to the present invention.
And a configuration of a low threshold logic circuit 20 for producing an inverted clock signal CKB and a high threshold logic circuit driven by these clocks.
【００１５】同図において、制御回路１０は後述する制
御トランジスタをオン・オフさせるための制御信号Ｃ
Ｓ、ＣＳＢを送出するものであり、制御信号ＣＳＢは制
御信号ＣＳを反転させた信号である。In the figure, a control circuit 10 controls a control signal C for turning on and off a control transistor described later.
S and CSB are transmitted, and the control signal CSB is a signal obtained by inverting the control signal CS.
【００１６】また電界効果型ＭＯＳ制御トランジスタ
は、記号Ｔs1およびＴs2で表し、ｐチャンネル型のトラ
ンジスタＴS1は、電源電圧ＶDDが供給される電源線ＰＬ
１と、疑似電源線ＱＬ１との接続をオン／オフし、ｎチ
ャンネル型トランジスタＴS2は接地された電源線ＰＬ２
と、疑似電源線ＱＬ２との接続をオン／オフする機能を
有する。The field effect MOS control transistors are represented by symbols Ts1 and Ts2. The p-channel transistor TS1 is a power supply line PL to which a power supply voltage VDD is supplied.
1 and the pseudo power supply line QL1 are turned on / off, and the n-channel transistor TS2 is connected to the grounded power supply line PL2.
And a function of turning on / off the connection with the pseudo power supply line QL2.
【００１７】低スレッシュホルドのＣＭＯＳ素子で構成
された低スレッシュホルド回路２０は、本例ではクロッ
ク信号ＣＫから反転クロック信号ＣＫＢを作るために２
個のインバータＩＮＶ１、ＩＮＶ２として構成されてい
る。たとえば、インバータＩＮＶ１は出力電極が縦属接
続され、入力電極が共通接続された低スレッシュホルド
の２個のＭＯＳトランジスタＴ21およびトランジスタＴ
22によって構成され、トランジスタＴ21はｐチャンネル
型、トランジスタＴ22はｎチャンネル型を用いている。The low-threshold circuit 20 composed of low-threshold CMOS elements is used to generate the inverted clock signal CKB from the clock signal CK in this example.
It is configured as individual inverters INV1 and INV2. For example, the inverter INV1 has two low threshold MOS transistors T21 and T1 whose output electrodes are vertically connected and whose input electrodes are commonly connected.
The transistor T21 is a p-channel type and the transistor T22 is an n-channel type.
【００１８】また、トランジスタＴ21の出力電極の一つ
は疑似電源線ＱＬ１に接続され、トランジスタＴ22の出
力電極の一つは疑似電源線ＱＬ２に接続されている。更
に、インバータＩＮＶ２も入力としてインバータＩＮＶ
１の出力を受けている点を除いてはインバータＩＮＶ１
と同じ構成であり、そのため簡略化した記号で示してあ
る。One of the output electrodes of the transistor T21 is connected to the pseudo power supply line QL1 and one of the output electrodes of the transistor T22 is connected to the pseudo power supply line QL2. Furthermore, the inverter INV2 also receives the inverter INV2 as an input.
Inverter INV1 except that it receives the output of 1
The configuration is the same as that of FIG.
【００１９】本発明では低スレッシュホルド回路を２０
を構成するすべての論理素子に対して共通の疑似電源線
ＱＬ１、ＱＬ２が接続されている。そして疑似電源線Ｑ
Ｌ１はトランジスタＴs1の出力電極を介して電源線ＰＬ
１（たとえばＶDDの電位）に接続され、疑似電源線ＱＬ
２はトランジスタＴS2の出力電極を介して電源線（たと
えば接地電位）に接続されている。In the present invention, the low threshold circuit is 20
The common pseudo power supply lines QL1 and QL2 are connected to all the logic elements constituting the above. And the pseudo power line Q
L1 is a power supply line PL via the output electrode of the transistor Ts1.
1 (for example, the potential of VDD), and the pseudo power line QL
Reference numeral 2 is connected to a power supply line (for example, ground potential) via the output electrode of the transistor TS2.
【００２０】この低スレッシュホルド回路の構成はあく
までも一例であり、用途あるいはその他の要因を考慮し
てアンドゲート、オアゲート、ナンドゲート等の論理要
素を用いて種々の構成に組み立てられる。したがって、
このスレッシュホルド回路２０はこの実施例の回路に限
定されない。なお、トランジスタＴS1およびＴS2の入力
電極にはそれぞれ、制御信号ＣＳＢおよびＣＳが供給さ
れる。The configuration of the low threshold circuit is merely an example, and various configurations can be assembled by using logical elements such as an AND gate, an OR gate, and a NAND gate in consideration of the application or other factors. Therefore,
The threshold circuit 20 is not limited to the circuit of this embodiment. The control signals CSB and CS are supplied to the input electrodes of the transistors TS1 and TS2, respectively.
【００２１】また、高スレッシュホルドのＣＭＯＳ素子
で構成された高スレッシュホルド論理回路３０は、２個
のトランスファゲートＬＣ１およびＬＣ２と、３個のイ
ンバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５とを有するラッ
チ回路によって構成され、このラッチ回路は、２個の高
スレッシュホルド形を有するのＭＯＳ電界効果トランジ
スタＴS5および、ＴS6を介して電力の供給が制御され
る。The high-threshold logic circuit 30 composed of high-threshold CMOS elements is composed of a latch circuit having two transfer gates LC1 and LC2 and three inverters INV3, INV4, INV5. In this latch circuit, power supply is controlled through two high threshold MOS field effect transistors TS5 and TS6.
【００２２】この場合、トランジスタＴS5はｐチャンネ
ル型であり、トランジスタＴS6は、ｎチャンネル型であ
る。また、トランスファゲートＬＣ１は２個の低スレッ
シュホルド電圧の電界効果型ＭＯＳトランジスタＴ31と
Ｔ32とによって構成され、これらのトランジスタの出力
電極は、共通接続され、一つは、データが入力される端
子Ｄに接続され、もう一つはインバータＩＮＶ３の入力
側に接続されている。In this case, the transistor TS5 is a p-channel type and the transistor TS6 is an n-channel type. The transfer gate LC1 is composed of two low-threshold voltage field effect MOS transistors T31 and T32. The output electrodes of these transistors are commonly connected, and one is a terminal D to which data is input. And the other is connected to the input side of the inverter INV3.
【００２３】そしてトランジスタＴ31の入力電極には、
クロックＣＫが供給され、トランジスタＴ32の入力電極
には、反転クロック（ＣＫバー）ＣＫＢが供給されてい
る。トランスファゲートＬＣ２もトランスファゲートＬ
Ｃ１と同様な構成であり、出力電極の一つはトランスフ
ァゲートＬＣ１の出力側に接続され、出力電極のもう一
つは、インバータＩＮＶ３の入力側に接続されている。The input electrode of the transistor T31 is
The clock CK is supplied, and the inverted clock (CK bar) CKB is supplied to the input electrode of the transistor T32. Transfer gate LC2 is also transfer gate L
It has the same configuration as C1, one of the output electrodes is connected to the output side of the transfer gate LC1, and the other of the output electrodes is connected to the input side of the inverter INV3.
【００２４】インバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５
は、インバータＩＮＶ１と同じ構成であり、インバータ
ＩＮＶ３を構成する各トランジスタは、低スレッシュホ
ルドのＭＯＳトランジスタによって構成されているが、
インバータＩＮＶ４およびインバータＩＮＶ５のトラン
ジスタは、高スレッシュホルドのトランジスタによって
構成されている。なお、トランスファゲートＬＣ２を構
成する各トランジスタは、低スレッシュホルドでも高ス
レッシュホルドのどちらのタイプのトランジスタでもよ
い。Inverters INV3, INV4, INV5
Has the same configuration as the inverter INV1, and each transistor constituting the inverter INV3 is constituted by a low threshold MOS transistor.
The transistors of the inverter INV4 and the inverter INV5 are composed of high-threshold transistors. Each of the transistors forming the transfer gate LC2 may be either a low threshold transistor or a high threshold transistor.
【００２５】つぎに、インバータＩＮＶ３の出力電極の
一つは、高スレッショルドのトランジスタＴS5を介して
電源線ＰＬ１に接続され、インバータＩＮＶ３の出力の
もう一つは、高スレッシュホルドのトランジスタＴS6を
介して電源線ＰＬ２に接続されている。そしてトランジ
スタＴS5の入力電極には、制御信号ＣＳＢが供給されて
おり、トランジスタＴS6の入力電極には、制御信号ＣＳ
が供給されている。Next, one of the output electrodes of the inverter INV3 is connected to the power supply line PL1 via the high threshold transistor TS5, and the other output of the inverter INV3 is connected via the high threshold transistor TS6. It is connected to the power supply line PL2. The control signal CSB is supplied to the input electrode of the transistor TS5, and the control signal CSB is supplied to the input electrode of the transistor TS6.
Is being supplied.
【００２６】またインバータＩＮＶ４はインバータＩＮ
Ｖ３に対して並列に接続され、インバータＩＮＶ３との
相違は、トランジスタＴS5およびトランジスタＴS6のよ
うなトランジスタを介することなく、直列接続されたト
ランジスタの出力電極は、直接に電源線ＰＬ１およびＰ
Ｌ２へ接続されている。そして、各インバータＩＮＶ３
およびＩＮＶ４の出力側は共通に接続され、このラッチ
回路の出力として後段に送出されるように構成されてい
る。The inverter INV4 is an inverter IN.
The difference from the inverter INV3 is that it is connected in parallel to V3, and the output electrodes of the transistors connected in series are directly connected to the power supply lines PL1 and P1 without passing through transistors such as the transistors TS5 and TS6.
It is connected to L2. Then, each inverter INV3
The output sides of INV4 and INV4 are connected in common, and are output to the subsequent stage as the output of this latch circuit.
【００２７】また、このラッチ回路ではこれらのインバ
ータＩＮＶ３およびＩＮＶ４の出力側と、トランスファ
ゲートＬＣ２の出力電極の一つとの間に、もう一つのイ
ンバータＩＮＶ５が接続されている。このインバータＩ
ＮＶ５は、２個の高スレッシュホルドのトランジスタに
よって構成され、前述したインバータＩＮＶ４と同様に
電源線ＰＬ１，ＰＬ２に直接接続されている。In this latch circuit, another inverter INV5 is connected between the output side of these inverters INV3 and INV4 and one of the output electrodes of the transfer gate LC2. This inverter I
The NV5 is composed of two high-threshold transistors, and is directly connected to the power supply lines PL1 and PL2 like the inverter INV4 described above.
【００２８】このような構成において、制御回路１０か
ら制御信号ＣＳおよびＣＳＢが送出されたときの状態を
具体的に説明すると、低レベルの選択制御信号ＣＳＢお
よび選択制御信号ＣＳが所定電極に供給されると、高ス
レッシュホルドの制御トランジスタＴS1およびトランジ
スタＴS2が導通状態となり、疑似電源線ＱＬ１およびＱ
Ｌ２に電位が現われる。In the above configuration, the state when the control signals CS and CSB are sent from the control circuit 10 will be specifically described. The low level selection control signal CSB and selection control signal CS are supplied to the predetermined electrodes. Then, the high-threshold control transistor TS1 and transistor TS2 are turned on, and the pseudo power supply lines QL1 and Q2 are turned on.
A potential appears at L2.
【００２９】これにより低スレッシュホルド回路２０を
構成する各論理素子は電源電圧が印加された状態とな
り、クロックＣＫおよびクロックＣＫＢに従った論理動
作を行う。このとき、低スレッシュホルド回路２０の各
論理素子はスレッシュホルドが小さいため、電源電圧が
低下しても高速動作が可能となる。As a result, each logic element forming the low threshold circuit 20 is in a state in which the power supply voltage is applied, and performs a logic operation according to the clock CK and the clock CKB. At this time, since each logic element of the low threshold circuit 20 has a small threshold, high speed operation is possible even if the power supply voltage is lowered.
【００３０】つぎに、制御信号ＣＳおよび、ＣＳＢが選
択されない場合、すなわちこれらの信号がトランジスタ
ＴS1およびトランジスタＴS2に供給されず、これらのト
ランジスタが非導通状態にある場合には、疑似電源線Ｑ
Ｌ１、ＱＬ２に電源電圧が現われず、低スレッシュホル
ド回路２０には電源電圧が印加されないことになる。Next, when the control signals CS and CSB are not selected, that is, when these signals are not supplied to the transistors TS1 and TS2 and these transistors are in the non-conducting state, the pseudo power supply line Q
The power supply voltage does not appear in L1 and QL2, and the power supply voltage is not applied to the low threshold circuit 20.
【００３１】換言すれば、この低スレッシュホルド回路
２０は非動作状態におかれることになる。このとき、制
御トランジスタＴS1およびＴS2は高スレッシュホルドで
あるため、この下流に接続された低スレッショルド回路
２０が低スレッシュホルドの論理素子であっても、非動
作時の消費電力の増大は起きない。これにより、この論
理回路の動作遅延時間を抑えることができる。In other words, the low threshold circuit 20 will be inactive. At this time, since the control transistors TS1 and TS2 have a high threshold, even if the low threshold circuit 20 connected downstream of this is a logic element having a low threshold, the power consumption during non-operation does not increase. As a result, the operation delay time of this logic circuit can be suppressed.
【００３２】つぎに、この低スレッシュホルド回路２０
によって駆動されるラッチ回路の動作を説明する。まず
入力端子Ｄに供給されたデータは、トランスファゲート
ＬＣ１に供給されるクロック信号ＣＫおよびＣＫＢのタ
イミングで取り込まれ、インバータＩＮＶ３，ＩＮＶ４
に送られる。インバータＩＮＶ３は供給されるトランス
ファゲートＬＣ１の出力を、制御回路１０から送出され
る制御信号ＣＳＢおよびＣＳによって電源電圧の供給を
受けたときに取り込む。Next, the low threshold circuit 20
The operation of the latch circuit driven by will be described. First, the data supplied to the input terminal D is taken in at the timing of the clock signals CK and CKB supplied to the transfer gate LC1, and the inverters INV3, INV4 are fetched.
Sent to. The inverter INV3 takes in the output of the supplied transfer gate LC1 when the power supply voltage is supplied by the control signals CSB and CS sent from the control circuit 10.
【００３３】このインバータＩＮＶ３およびＩＮＶ４の
出力は、ラッチ回路の出力として後段に送出されるとと
もにインバータＩＮＶ５にも送られ、さらにこのインバ
ータＩＮＶ５の出力はトランスファゲートＬＣ２に送ら
れる。トランスファゲートＬＣ２はクロック信号ＣＫお
よびＣＫＢのタイミングで、この出力をインバータＩＮ
Ｖ３の入力側に送り、取り込んだ信号をラッチする動作
を行う。The outputs of the inverters INV3 and INV4 are sent to the latter stage as the output of the latch circuit and also sent to the inverter INV5, and the output of the inverter INV5 is sent to the transfer gate LC2. The transfer gate LC2 outputs this output to the inverter IN at the timing of the clock signals CK and CKB.
The signal is sent to the input side of V3 and the operation of latching the captured signal is performed.
【００３４】ここで、高レベルの制御信号ＣＳと、低レ
ベルの制御信号ＣＳＢが送出された場合、トランジスタ
ＴS6およびＴS5が導通状態となり、インバータＩＮＶ
３，ＩＮＶ４、ＩＮＶ５を構成するトランジスタおよび
前述したトランスファゲートＬＣ１およびＬＣ２のトラ
ンジスタの動作によって、この部分は高速のＤフリップ
フロップのマスター部として動作する。Here, when the high level control signal CS and the low level control signal CSB are transmitted, the transistors TS6 and TS5 become conductive, and the inverter INV
This part operates as a master part of a high-speed D flip-flop due to the operation of the transistors forming INV4, INV5, and the transistors of the transfer gates LC1 and LC2 described above.
【００３５】つぎに、制御信号ＣＳおよびＣＳＢが非選
択の時には、ランジスタＴS6およびＴS5は非導通状態に
おかれ、低スレッシュホルドトランジスタによって構成
されたＣＭＯＳインバータＩＮＶ３は、非導通の状態と
なっている。しかし、このインバータＩＮＶ３と並列接
続された高スレッシュホルドのトランジスタによって構
成されたインバータＩＮＶ４およびＩＮＶ５と、トラン
スファゲートＬＣ２がデータを保持しているため、ラッ
チ回路のデータは破壊されない。Next, when the control signals CS and CSB are not selected, the transistors TS6 and TS5 are in the non-conducting state, and the CMOS inverter INV3 formed by the low threshold transistor is in the non-conducting state. . However, since the inverters INV4 and INV5 configured by the high-threshold transistors connected in parallel with the inverter INV3 and the transfer gate LC2 hold the data, the data in the latch circuit is not destroyed.
【００３６】また、このラッチ回路は、高スレッシュホ
ルドのトランジスタＴS6およびトランジスタＴS5を介し
て電源線ＰＬ１，ＰＬ２に接続されているため、非動作
時の消費電力の増大はないことになる。Further, since this latch circuit is connected to the power supply lines PL1 and PL2 via the high threshold transistors TS6 and TS5, the power consumption during non-operation does not increase.
【００３７】図２は本発明と従来の論理回路の効果を示
す特性図である。同図において、横軸は電源電圧ＶDDを
示し、縦軸は遅延時間ｔpdを示す。特性ａは図１に示さ
れるような論理回路を用いたときの遅延時間と電源電圧
の関係を示し、特性ｂは本発明による論理回路を用いた
ときの遅延時間と電源電圧の関係を示している。電源電
圧が１Ｖの時には本発明の論理回路を用いると、非動作
時の消費電力を増加させることなく、従来の論理回路に
比較して遅延時間を５０パーセント削減することができ
ることがわかる。FIG. 2 is a characteristic diagram showing the effect of the present invention and the conventional logic circuit. In the figure, the horizontal axis represents the power supply voltage VDD and the vertical axis represents the delay time tpd. Characteristic a shows the relationship between the delay time and the power supply voltage when the logic circuit as shown in FIG. 1 is used, and characteristic b shows the relationship between the delay time and the power supply voltage when the logic circuit according to the present invention is used. There is. It can be seen that when the power supply voltage is 1 V, the use of the logic circuit of the present invention can reduce the delay time by 50% as compared with the conventional logic circuit without increasing the power consumption during non-operation.
【００３８】以上述べたように本発明の論理回路を用い
れば、スレッショルド電圧の小さいトランジスタを用い
るため電源電圧が低下しても高速化でき、さらに非動作
時には、スレッシュホルド電圧の大きいトランジスタで
論理回路を非導通状態にできるため消費電力を削減でき
る等の効果を奏する。As described above, when the logic circuit of the present invention is used, since the transistor having a small threshold voltage is used, the operation speed can be increased even if the power supply voltage is lowered. Further, when the logic circuit of the present invention is not in operation, the logic circuit is made up of a transistor having a large threshold voltage. Can be brought into a non-conducting state, so that it is possible to reduce power consumption.
【００３９】図３はさらに本発明の論理回路、特に後段
のラッチ回路の周波数特性を示しており、縦軸はラッチ
回路を正常に動作させるためのクロック信号（ＣＫ）の
最高周波数である最高トグル周波数を示し、横軸は電源
電圧ＶDDを示している。この図において、特性Ｐは本発
明の回路を用いた場合、特性Ｑは従来の回路を用いた場
合を示している。FIG. 3 further shows the frequency characteristics of the logic circuit of the present invention, particularly the latch circuit at the subsequent stage. The vertical axis indicates the maximum toggle which is the maximum frequency of the clock signal (CK) for operating the latch circuit normally. The frequency is shown, and the horizontal axis shows the power supply voltage VDD. In this figure, the characteristic P shows the case where the circuit of the present invention is used, and the characteristic Q shows the case where the conventional circuit is used.
【００４０】図３において電源電圧が１Ｖの場合、本発
明の回路では最高トグル周波数は５００ＭＨZとなるの
に対して、従来の回路を用いた場合は１００ＭＨZであ
り、本発明回路を用いれば、非動作時の消費電力を増加
させることなく、Ｄフリップフロップ回路の最高トグル
周波数を５倍に上昇できることがわかる。In FIG. 3, when the power supply voltage is 1 V, the maximum toggle frequency is 500 MHz in the circuit of the present invention, whereas it is 100 MHz when the conventional circuit is used. It can be seen that the maximum toggle frequency of the D flip-flop circuit can be increased five times without increasing the power consumption during operation.
【００４１】図４は本発明の他の実施例を示し、大部分
は図１と同じ構成であるためこの実施例の説明に必要な
部分のみを示してある。すなわち、この実施例では、疑
似電源線ＱＬ１と電源線ＰＬ１、疑似電源線ＱＬ２と電
源線ＰＬ２との間にコンデンサＣ１およびＣ２を接続
し、これにより疑似電源線と低スレッシュホルド論理回
路２０の電源ラインとの接続部Ｎ２およびＮ１の電源変
動を抑えるようにしたものである。FIG. 4 shows another embodiment of the present invention, and since most of the structure is the same as that of FIG. 1, only the parts necessary for explaining this embodiment are shown. That is, in this embodiment, capacitors C1 and C2 are connected between the pseudo power supply line QL1 and the power supply line PL1 and between the pseudo power supply line QL2 and the power supply line PL2, whereby the power supply of the pseudo power supply line and the low threshold logic circuit 20 is connected. It is intended to suppress fluctuations in the power supply of the connection portions N2 and N1 with the line.
【００４２】この容量を大きくすることによって、この
回路による動作の遅延時間が短縮され、図１の実施例よ
り高速にすることができる。この場合、コンデンサＣ１
およびＣ２は実際の装置では例えば、トランジスタＴS1
およびトランジスタＴS2のドレインと基板との間に接続
される。このようにすれば、疑似電源線の太さを太くす
ることにより、容量増加を達成できるので特別の容量増
加プロセスを必要としない。By increasing this capacitance, the delay time of the operation by this circuit can be shortened and the speed can be made higher than that of the embodiment of FIG. In this case, the capacitor C1
And C2 are, for example, a transistor TS1 in a real device.
And the drain of the transistor TS2 and the substrate. With this configuration, the capacity can be increased by increasing the thickness of the pseudo power supply line, and thus no special capacity increasing process is required.
【００４３】図５は本発明の他の実施例を示し、特にラ
ッチ回路の部分の変形例を示している。同図において各
部の機能は図１と同じであり、レイアウトが変形された
ものであるため、図１と同じ符号が用いられている。す
なわち、図５ではインバータＩＮＶ３と制御トランジス
タＴS5およびＴS6の直列体が、トランスファゲートＬＣ
１の前段に配置されている。FIG. 5 shows another embodiment of the present invention, and particularly shows a modification of the latch circuit portion. In the figure, the functions of the respective parts are the same as those in FIG. 1, and the layout is modified, so the same reference numerals as in FIG. 1 are used. That is, in FIG. 5, the serial body of the inverter INV3 and the control transistors TS5 and TS6 is the transfer gate LC.
It is placed in front of 1.
【００４４】このように構成すれば信号の取り込みの動
作が分けられるが、図１と同様の動作をさせることがで
きる。また、図１においてもトランスファゲートＬＣ１
の前段に図５のトランジスタＴS5、インバータＩＮＶ
３、トランジスタＴS6の直列体を設けることもあるが、
そのような構成に対しては図５の構成の方がインバータ
が１個少ない分、遅延時間を小さくすることができる。With this configuration, the operation of fetching signals can be divided, but the same operation as in FIG. 1 can be performed. Also in FIG. 1, the transfer gate LC1
Of the transistor TS5 and the inverter INV in FIG.
3. In some cases, a series body of the transistor TS6 is provided,
For such a configuration, the configuration of FIG. 5 has one less inverter, so that the delay time can be reduced.
【００４５】図６は本発明の他の実施例を示し、特に図
１のラッチ回路の変形例を示す。この例では、制御トラ
ンジスタＴS5およびトランジスタＴS6の直列体が削除さ
れている。このように構成しても、高スレッシュホール
ド論理回路３０はラッチ回路として図１、図４と同様の
動作をさせることができる。FIG. 6 shows another embodiment of the present invention, and particularly shows a modification of the latch circuit of FIG. In this example, the series body of control transistor TS5 and transistor TS6 is deleted. Even with this configuration, the high threshold logic circuit 30 can operate as a latch circuit in the same manner as in FIGS. 1 and 4.
【００４６】図７〜図８は本発明の他の実施例を示して
おり、特にメモリ装置に適用した場合を示している。こ
の例ではスレッシュホルド電圧の小さいＭＯＳＦＥＴか
ら構成されたＣＭＯＳ選択論理回路をカスケード接続し
た論理回路群のうち、後段の論理回路を疑似電源線の一
方（本例ではＱＬ１）に接続し、その前段では論理回路
と後段とは異なる疑似電源線（本例ではＱＬ２）に接続
し、これによって出力電位のフローティングを抑制する
ようにしたものである。FIGS. 7 to 8 show another embodiment of the present invention, particularly when it is applied to a memory device. In this example, in a logic circuit group in which CMOS selection logic circuits composed of MOSFETs with a low threshold voltage are cascade-connected, a logic circuit in a subsequent stage is connected to one of the pseudo power supply lines (QL1 in this example), and in a preceding stage thereof. This is connected to a pseudo power supply line (QL2 in this example) different from that of the logic circuit and the subsequent stage, thereby suppressing the floating of the output potential.
【００４７】図７にはナンドゲートＮＡＮＤ１〜ＮＡＮ
ＤｎおよびインバータＩＮＶ２１〜ＩＮＶ２ｎによって
構成される選択論理回路が示され、２つの入力を受ける
ナンドゲートＮＡＮＤ１〜ＮＡＮＤｎは電源端子の一端
を電源線ＰＬ１に接続し、ナンドゲートＮＡＮＤ１〜Ｎ
ＡＮＤｎの電源端子の他端は、疑似電源線ＱＬ２に接続
され、この疑似電源線ＱＬ２は制御トランジスタＴS2A
を介して電源線ＰＬ２に接続されている。FIG. 7 shows NAND gates NAND1 to NAN.
A selection logic circuit configured by Dn and inverters INV21 to INV2n is shown, and NAND gates NAND1 to NANDn receiving two inputs have one ends of power supply terminals connected to a power supply line PL1 and NAND gates NAND1 to NAND1 to N.
The other end of the power supply terminal of ANDn is connected to the pseudo power supply line QL2, and the pseudo power supply line QL2 is connected to the control transistor TS2A.
Is connected to the power supply line PL2.
【００４８】ここで使用されるナンドゲートは、低スレ
ッシュホルドのＣＭＯＳトランジスタによって構成さ
れ、図に示されるとおり、並列接続されたｐチャンネル
型ＭＯＳトランジスタＴ61およびトランジスタＴ62とこ
れらのトランジスタのソース側に直列接続されたｎチャ
ンネル型ＭＯＳトランジスタＴ63およびトランジスタＴ
64とによって構成されており、トランジスタＴ62とトラ
ンジスタＴ63のゲート電極は入力端子の一つＩ1 に共通
に接続されており、トランジスタＴ61とトランジスタＴ
64のゲート電極は他の入力端子Ｉ2に接続されている。The NAND gate used here is constituted by a low threshold CMOS transistor, and as shown in the figure, a p-channel type MOS transistor T61 and a transistor T62 which are connected in parallel and a source side of these transistors are connected in series. N-channel MOS transistor T63 and transistor T
64, and the gate electrodes of the transistors T62 and T63 are commonly connected to one of the input terminals I1.
The gate electrode of 64 is connected to another input terminal I2.
【００４９】また、インバータＩＮＶ２１ないしＩＮＶ
２ｎは、図１に示されるインバータと同じ構成であって
２個の直列接続された低スレッシュホルドのトランジス
タＴ65およびトランジスタＴ66によって構成されてお
り、トランジスタＴ65の出力電極の一つは疑似電源線Ｑ
Ｌ１に接続され、この疑似電源線ＱＬ１は共通の制御ト
ランジスタＴS1A を介して電源線ＰＬ１（本例では、Ｖ
DD）に接続されている。また、トランジスタＴ66の出力
電極の一つは、疑似電源線を介することなく、直接電源
線ＰＬ２（本例では接地）に接続されている。Inverters INV21 to INV
2n has the same structure as the inverter shown in FIG. 1 and is composed of two series-connected low threshold transistors T65 and T66, one of the output electrodes of which is a pseudo power supply line Q.
This pseudo power source line QL1 is connected to the power source line PL1 (V1 in this example) via the common control transistor TS1A.
DD). Further, one of the output electrodes of the transistor T66 is directly connected to the power supply line PL2 (ground in this example) without passing through the pseudo power supply line.
【００５０】そして、ナンドゲートＮＡＮＤ１〜ＮＡＮ
Ｄｎにはそれぞれ２個の入力が供給され、各ナンドゲー
トの出力は後段の対応するインバータＩＮＶ２１〜ＩＮ
Ｖ２ｎの入力側に接続されている。また、これらのイン
バータＩＮＶ２１〜ＩＮＶ２ｎの出力は、後段の高スレ
ッシュホールドメモリセルアレイ７０の対応する各セル
に、ワード線ＷＬ１〜ＷＬｎとして接続されている。Then, the NAND gates NAND1 to NAN
Two inputs are respectively supplied to Dn, and the outputs of the respective NAND gates correspond to the corresponding inverters INV21 to INV in the subsequent stage.
It is connected to the input side of V2n. The outputs of these inverters INV21 to INV2n are connected to the corresponding cells of the high threshold memory cell array 70 in the subsequent stage as word lines WL1 to WLn.
【００５１】メモリセルアレイ７０はｎ×ｍのマトリッ
クス状に配置されたセルによって構成され、各セルは図
８に示されるように、電源線ＰＬ１とＰＬ２との間に、
直列に配置されたｎチャンネルとｐチャンネルの高スレ
ッシュホルドのＣＭＯＳトランジスタＴ71およびトラン
ジスタＴ72の直列体と、トランジスタＴ73およびトラン
ジスタＴ74の直列体がある。The memory cell array 70 is composed of cells arranged in an n × m matrix, and each cell is connected between power supply lines PL1 and PL2 as shown in FIG.
There are a series body of n-channel and p-channel high-threshold CMOS transistors T71 and T72 arranged in series, and a series body of transistors T73 and T74.
【００５２】また、トランジスタＴ71とトランジスタＴ
72の接続点と、トランジスタＴ73とトランジスタＴ74の
接続点と、ビット線対ＢＬ、ＢＬバーとの間に配置され
るｎチャンネルの高スレッシュホルドのトランジスタＴ
75およびトランジスタＴ76とを有し、トランジスタＴ71
およびトランジスタＴ72の接続点と、トランジスタＴ73
およびトランジスタＴ74のゲート電極と、Ｔ75の出力電
極の一つとが共通に接続され、Ｔ73とＴ74の接続点と、
トランジスタＴ71およびトランジスタＴ72のゲート電極
と、トランジスタＴ76の出力電極の一つとが共通に接続
されている。Further, the transistors T71 and T
An n-channel high threshold transistor T arranged between the connection point of 72, the connection point of the transistors T73 and T74, and the bit line pair BL, BL bar.
75 and a transistor T76, and a transistor T71
And the connection point of the transistor T72 and the transistor T73
And the gate electrode of the transistor T74 and one of the output electrodes of T75 are commonly connected, and the connection point of T73 and T74,
The gate electrodes of the transistors T71 and T72 and one of the output electrodes of the transistor T76 are commonly connected.
【００５３】また、トランジスタＴ76のもう一つの出力
電極は、ビット線ＢＬおよびマルチプレクサＭＵＸに接
続され、トランジスタＴ75のもう一つの出力電極もビッ
ト線ＢＬＢ（ＢＬバー）およびマルチプレクサＭＵＸに
接続されている。ワード線ＷＬはトランジスタＴ76,Ｔ7
5のゲート電極に接続されている。The other output electrode of the transistor T76 is connected to the bit line BL and the multiplexer MUX, and the other output electrode of the transistor T75 is also connected to the bit line BLB (BL bar) and the multiplexer MUX. The word line WL is a transistor T76, T7
5 is connected to the gate electrode.
【００５４】そして、ワード線ＷＬに高レベルの信号が
与えられると、トランジスタＴ71とトランジスタＴ72の
接続点の電位、トランジスタＴ73とトランジスタＴ74の
接続点の電位が信号として取り出され、マルチプレクサ
ＭＵＸによりこの入力がｌ（エル）個に絞られ、この絞
られたｌ（エル）個のマルチプレクサ出力Ｄ0〜Ｄlが後
段の読み出し回路８０に送られる。When a high level signal is applied to the word line WL, the potential at the connection point between the transistor T71 and the transistor T72 and the potential at the connection point between the transistor T73 and the transistor T74 are taken out as a signal, which is input by the multiplexer MUX. Are narrowed down to 1 (L), and the narrowed down (1) multiplexer outputs D0 to Dl are sent to the read circuit 80 in the subsequent stage.
【００５５】この読み出し回路８０も前述した選択論理
回路６０と同様に２段構成になっており、メモリセルア
レイ７０のマルチプレクサ出力Ｄ0〜Ｄlが供給されるイ
ンバータＩＮＶ３１〜ＩＮＶ３ｌ（エル）の電源端子の
一つは、疑似電源線ＱＬ１に接続された後、制御トラン
ジスタＴS1B を介して電源線ＰＬ１（本例ではＶDD）に
接続され、インバータＩＮＶ３１〜ＩＮＶ３ｌ（エル）
のもう一つの電源端子ＰＬ２（本例では接地）に接続さ
れている。The read circuit 80 also has a two-stage structure similar to the selection logic circuit 60 described above, and one of the power supply terminals of the inverters INV31 to INV3l (ell) to which the multiplexer outputs D0 to Dl of the memory cell array 70 are supplied. One is connected to the power supply line PL1 (VDD in this example) through the control transistor TS1B after being connected to the pseudo power supply line QL1, and the inverters INV31 to INV3l (L) are connected.
Is connected to another power supply terminal PL2 (grounded in this example).
【００５６】また、インバータＩＮＶ３１〜ＩＮＶ３ｌ
（エル）の出力を受けるインバータＩＮＶ４１〜ＩＮＶ
４ｌ（エル）の電源端子の一つは、疑似電源線ＱＬ２に
接続された後、制御トランジスタＴS2B を介して電源線
ＰＬ２（本例では接地）に接続され、インバータＩＮＶ
４１〜ＩＮＶ４ｌ（エル）のもう一つの電源端子ＰＬ１
（本例ではＶDD）に接続されている。Further, the inverters INV31 to INV3l
Inverters INV41 to INV that receive the output of (L)
One of the power supply terminals of 4 l (L) is connected to the pseudo power supply line QL2 and then connected to the power supply line PL2 (ground in this example) via the control transistor TS2B, and the inverter INV is connected.
Another power supply terminal PL1 of 41 to INV4l
(VDD in this example).
【００５７】このような構成を有する選択論理回路６０
の動作非選択時の動作を説明する。この場合、選択論理
回路６０の前段のナンドゲートＮＡＮＤ１〜ＮＡＮＤｎ
を制御する制御トランジスタＴS2A に印加される制御信
号が低電位であるため、トランジスタＴS2Aは、オフ状
態にある。そして、ナンドゲートの入力端子Ｉ1および
Ｉ2 は、非選択状態であるため低電位におかれ、トラン
ジスタＴ61およびＴ62が導通状態となり、疑似電源線Ｑ
Ｌ２はＶDDの高電位におかれる。The selection logic circuit 60 having such a configuration
The operation when the operation is not selected will be described. In this case, the NAND gates NAND1 to NANDn in the preceding stage of the selection logic circuit 60
Since the control signal applied to the control transistor TS2A for controlling the transistor is low potential, the transistor TS2A is in the off state. Since the input terminals I1 and I2 of the NAND gate are in the non-selected state, they are kept at a low potential, the transistors T61 and T62 become conductive, and the pseudo power supply line Q
L2 is placed at the high potential of VDD.
【００５８】また、このとき後段のインバータ回路、た
とえばインバータＩＮＶ２１では、制御トランジスタＴ
S1A に印加される制御信号ＣＳＢが高電位にあるため、
制御トランジスタＴS1A は、非導通状態におかれる。こ
のときトランジスタＴ66はオン状態にあるため、このイ
ンバータの出力は、低電位になる。この結果、前述した
例と同様に、論理回路の動作選択時の高速動作および非
動作時における低消費電力化を図ることができる。At this time, in the latter-stage inverter circuit, for example, the inverter INV21, the control transistor T
Since the control signal CSB applied to S1A is at high potential,
The control transistor TS1A is placed in a non-conducting state. At this time, since the transistor T66 is in the ON state, the output of this inverter has a low potential. As a result, similarly to the above-described example, it is possible to achieve high-speed operation when the operation of the logic circuit is selected and low power consumption when not operating.
【００５９】なお、本実施例ではナンドゲート側の制御
トランジスタを低電位側に、インバータ側の制御トラン
ジスタを高電位側に配置してあるが、逆にナンドゲート
側の制御トランジスタを高電位側に、インバータ側の制
御トランジスタを低電位側に配置してもよいことはもち
ろんである。また、ここで使用された論理回路素子以外
の論理回路素子を使用してこの選択論理回路を構成する
ことも当業者であれば容易に考えられるところである。Although the control transistor on the NAND gate side is arranged on the low potential side and the control transistor on the inverter side is arranged on the high potential side in this embodiment, conversely, the control transistor on the NAND gate side is arranged in the high potential side. It goes without saying that the side control transistor may be arranged on the low potential side. Further, it is easily conceivable for those skilled in the art to configure this selection logic circuit by using a logic circuit element other than the logic circuit element used here.
【００６０】また、論理回路の段数も２段に限定され
ず、さらに段数を増やした構成にすることもできること
は容易に類推できるであろう。この段数を増やす場合に
は前段の論理回路では、その後段とは異なる（逆極性）
の電源と論理回路の間にだけ、高スレッシュホルドのＭ
ＯＳＦＥＴを直列に接続するように、順次高スレッシュ
ホルドＭＯＳトランジスタを挿入する電源の極性（高電
位あるいは低電位）を決定すればよい。The number of stages of the logic circuit is not limited to two, and it can be easily inferred that the number of stages can be increased. When increasing the number of stages, the logic circuit of the previous stage is different from the subsequent stage (reverse polarity)
High threshold M only between the power supply and the logic circuit
The polarity (high potential or low potential) of the power supply into which the high-threshold MOS transistors are sequentially inserted may be determined so that the OSFETs are connected in series.
【００６１】また、読み出し回路は８０も上述した選択
読み出し回路と同様に２段構成であり、マルチプレクサ
ＭＵＸの出力が供給される前段は、低スレッシュホルド
のトランジスタによって構成されたインバータＩＮＶ３
１〜ＩＮＶ３ｌ（エル）に、高スレッシュホルドの制御
トランジスタＴS1B に供給される制御信号ＣＳＢの有無
によって電力供給を制御するようにしている。The read circuit 80 also has a two-stage structure like the selective read circuit described above, and the preceding stage to which the output of the multiplexer MUX is supplied is an inverter INV3 formed by a low-threshold transistor.
The power supply is controlled depending on the presence or absence of the control signal CSB supplied to the high threshold control transistor TS1B from 1 to INV3l.
【００６２】これらのインバータＩＮＶ３１〜ＩＮＶ３
ｌ（エル）の出力側に配置されるインバータＩＮＶ４１
〜ＩＮＶ４ｌ（エル）への疑似電源線ＱＬ２を介しての
電力供給を高スレッシュホルドの制御トランジスタＴS2
B に供給される制御信号ＣＳＢの有無によって制御する
ようにしており、このように構成することによって前述
した例と同様に、論理回路の動作選択時の高速動作およ
び非動作時における低消費電力化を図ることができるThese inverters INV31 to INV3
Inverter INV41 arranged on the output side of L
Power supply to the INV4l via the pseudo power supply line QL2 is controlled by the high-threshold control transistor TS2.
The control is performed depending on the presence or absence of the control signal CSB supplied to B. With this configuration, similarly to the above-described example, the high speed operation when the operation of the logic circuit is selected and the low power consumption when not operating Can be
【００６３】図９は本発明のさらに他の実施例を示し、
特に本発明をメモリ装置に適用した場合を示している。
本例では、論理ブロック１００は従属接続された複数の
ＣＭＯＳインバータＩＮＶ５０によって構成され、これ
らのインバータＩＮＶ５０の電源は、疑似電源線ＱＬ１
およびＱＬ２に、ノードＮ１およびノードＮ２で接続さ
れている。FIG. 9 shows still another embodiment of the present invention,
In particular, it shows a case where the present invention is applied to a memory device.
In the present example, the logic block 100 is composed of a plurality of CMOS inverters INV50 connected in cascade, and the power source of these inverters INV50 is the pseudo power source line QL1.
And QL2 at nodes N1 and N2.
【００６４】これらの疑似電源線は制御トランジスタＴ
S1およびトランジスタＴS2を介してそれぞれ電源線ＰＬ
１およびＰＬ２に接続されている。前述した各部の機能
は前述した実施例と同じであるため、同じ記号で示して
ある。このような基本構成の論理回路をメモリ装置に使
用した例を図１０に示す。These pseudo power supply lines are control transistors T
Power line PL via S1 and transistor TS2 respectively
1 and PL2. The functions of the respective parts described above are the same as those of the above-described embodiment, and are therefore denoted by the same symbols. An example in which a logic circuit having such a basic configuration is used in a memory device is shown in FIG.
【００６５】図１０はスタンダードセルのメモリ装置の
レイアウトを示している。このメモリ装置は、スタンダ
ードセルＳＬ1〜ＳＬ(n+1)により構成され、各スタンダ
ードセルにそれぞれ一つの論理ブロック１００が対応し
ている。したがって、スタンダードセル1〜nは、論理回
路ブロック１００1〜１００nからなる論理回路群であ
り、スタンダードセル(n+1) は制御トランジスタブロッ
ク１１０（図１のトランジスタＴS1およびトランジスタ
ＴS2に対応）に対応する。FIG. 10 shows a layout of a standard cell memory device. This memory device is composed of standard cells SL1 to SL (n + 1), and one logic block 100 corresponds to each standard cell. Therefore, the standard cells 1 to n are a logic circuit group including the logic circuit blocks 1001 to 100n, and the standard cell (n + 1) corresponds to the control transistor block 110 (corresponding to the transistor TS1 and the transistor TS2 in FIG. 1). .
【００６６】この例では、制御トランジスタブロック１
１０は論理回路群の右側に隣接して配置されている。ま
た、同図において論理ブロックのスタンダードセルのｎ
チャンネルＭＯＳトランジスタ、ｐチャンネルＭＯＳト
ランジスタ内の拡散層１２０および１２１にはスレッシ
ュホルド制御マスクは含まれていない。In this example, the control transistor block 1
10 is arranged adjacent to the right side of the logic circuit group. In addition, in FIG.
The threshold control mask is not included in the diffusion layers 120 and 121 in the channel MOS transistor and the p-channel MOS transistor.
【００６７】なお、本実施例ではスレッシュホルド制御
マスクを高スレッシュホルドに用いたが、低しきい値に
用いてもよいことはもちろんである。各スタンダードセ
ルは基板固定されている電源線ｘ１およびｘ２（これま
での実施例のＰＬ１およびＰＬ２に対応）および疑似電
源線ｙ１およびｙ２（これまでの実施例のＱＬ１および
ＱＬ２に対応）とそれぞれ接続され、スタンダードセル
内の配線は、トランジスタのゲートに用いるポリシリコ
ン配線となっている。Although the threshold control mask is used for the high threshold in this embodiment, it is needless to say that it may be used for the low threshold. Each standard cell is connected to power supply lines x1 and x2 (corresponding to PL1 and PL2 in the above embodiments) and pseudo power supply lines y1 and y2 (corresponding to QL1 and QL2 in the above embodiments) fixed to the substrate, respectively. The wiring in the standard cell is a polysilicon wiring used for the gate of the transistor.
【００６８】論理回路群は疑似電源線ｙ１およびｙ２
と、電源線ｘ１およびｘ２を介して配線幅の大きい疑似
電源線から電力が供給される。また、各論理解路を構成
するトランジスタの基板電位は、電源線ＰＬ１およびＰ
Ｌ２から印加されている。またスタンダードセル(n+1)
の制御ブロックは、スレッシュホルド制御マスク１２５
を各制御トランジスタＴS1およびＴS2毎に有する。The logic circuit group includes pseudo power supply lines y1 and y2.
Then, power is supplied from the pseudo power supply line having a large wiring width through the power supply lines x1 and x2. In addition, the substrate potentials of the transistors forming each logic path are set to the power supply lines PL1 and P1.
It is applied from L2. Also standard cell (n + 1)
The control block of the threshold control mask 125 is
For each control transistor TS1 and TS2.
【００６９】これらの制御トランジスタＴS1およびＴS2
は、論理回路群と同様に電源線ｘ１およびｘ２を介して
疑似電源線ｙ１，ｙ２に電圧を印加する。These control transistors TS1 and TS2
Applies a voltage to the pseudo power supply lines y1 and y2 via the power supply lines x1 and x2 as in the logic circuit group.
【００７０】このような構成において、制御信号ＣＳお
よびＣＳＢが選択された場合、制御トランジスタＴS1お
よびＴS2は導通状態となり、疑似電源線ｙ１および，ｙ
２に電源電圧が印加される。このとき、論理回路群のイ
ンバータブロックＩＮＶ５０を構成するトランジスタの
スレッシュホルド電圧は制御トランジスタよりも小さ
く、しかも疑似電源線ｙ１およびｙ２には各トランジス
タのソース容量が付加されるのでその寄生容量が大きい
ため、この部分の電圧降下が小さく、高速でインバー
タ、すなわち論理回路群を動作させることができる。In such a structure, when the control signals CS and CSB are selected, the control transistors TS1 and TS2 are rendered conductive, and the pseudo power supply lines y1 and y.
A power supply voltage is applied to 2. At this time, the threshold voltage of the transistor that constitutes the inverter block INV50 of the logic circuit group is smaller than that of the control transistor, and since the source capacitance of each transistor is added to the pseudo power supply lines y1 and y2, its parasitic capacitance is large. Since the voltage drop in this portion is small, the inverter, that is, the logic circuit group can be operated at high speed.
【００７１】また、制御信号ＣＳおよびＣＳＢが非選択
時の場合には、制御トランジスタは非導通状態となり、
疑似電源線ｙ１およびｙ２に電源電圧が供給されず、論
理回路群を構成するインバータ１ＮＶ５０は非動作状態
におかれる。このとき、制御トランジスタＴS1およびＴ
S2のスレッシュホルド電圧は、インバータ回路を構成す
る内部トランジスタに比較して大きく設定されているの
で、制御トランジスタＴS1およびＴS2の非導通状態にお
いて流れる電流が非常に小さく、非動作時の消費電力の
増大はない。When the control signals CS and CSB are not selected, the control transistor becomes non-conductive,
The power supply voltage is not supplied to the pseudo power supply lines y1 and y2, and the inverter 1NV50 forming the logic circuit group is in a non-operating state. At this time, the control transistors TS1 and T
Since the threshold voltage of S2 is set to be larger than that of the internal transistor forming the inverter circuit, the current flowing in the non-conducting state of the control transistors TS1 and TS2 is very small and the power consumption during non-operation increases. There is no.
【００７２】また、この実施例のスタンダードセルのレ
イアウトは、制御トランジスタを論理回路群のはしに配
置するだけでよいため、回路規模が大きくなるほど、従
来のスタンダードセル方式に較べて占有面積を削減でき
る。Further, in the layout of the standard cell of this embodiment, since the control transistor only needs to be arranged at the end of the logic circuit group, the larger the circuit scale, the smaller the occupied area as compared with the conventional standard cell system. it can.
【００７３】なお、この実施例では制御トランジスタブ
ロックを論理回路ブロック群の右端に配置したけれど
も、他の場所、たとえば左端、上部、あるいは下部に配
置するようにしてもよい。Although the control transistor block is arranged at the right end of the logic circuit block group in this embodiment, it may be arranged at another place, for example, the left end, the upper part or the lower part.
【００７４】図１１は図１０の実施例の効果を示す特性
図であり、縦軸は論理回路ブロックの占有面積を示し、
横軸はスタンダードセルの数を示している。同図におい
て、特性ｅは従来形式の回路構成による占有面積であ
り、特性ｆは本発明の回路構成による占有面積を示す。
ここでは従来のスタンダードセルを１０個で実現した場
合の占有面積で規格化したものである。この特性に示す
ように、従来の形式に較べて占有面積を約１／２に削減
できることがわかる。FIG. 11 is a characteristic diagram showing the effect of the embodiment of FIG. 10, in which the vertical axis shows the occupied area of the logic circuit block,
The horizontal axis indicates the number of standard cells. In the figure, the characteristic e is the occupied area by the conventional circuit configuration, and the characteristic f is the occupied area by the circuit configuration of the present invention.
Here, the standard area is standardized by the occupied area when 10 standard cells are realized. As shown in this characteristic, it can be seen that the occupied area can be reduced to about half as compared with the conventional type.
【００７５】[0075]
【発明の効果】以上説明したように本発明は、低スレッ
シュホルドトランジスタを使用した論理回路に、高スレ
ッシュホルドトランジスタを介して電源を供給するよう
にしたので、閾値識別は高スレッシュホルドトランジス
タで行えるため、低スレッシュホルドトランジスタの閾
値を下げなくてもすみ、論理回路の遅延時間を小さくで
きる。また、高スレッシュホルドトランジスタがオフに
なっているときは低スレッシュホルドトランジスタに電
流が流れないので、リーク電流が少なくなる。このた
め、１Ｖ程度の低電圧で動作させることが可能になると
いう効果を有する。As described above, according to the present invention, the power supply is supplied to the logic circuit using the low threshold transistor through the high threshold transistor. Therefore, the threshold discrimination can be performed by the high threshold transistor. Therefore, it is not necessary to lower the threshold value of the low threshold transistor, and the delay time of the logic circuit can be reduced. Further, when the high threshold transistor is off, no current flows in the low threshold transistor, so that the leak current is reduced. Therefore, there is an effect that it becomes possible to operate at a low voltage of about 1V.
【図１】本発明による論理回路の実施例を示す系統図で
ある。FIG. 1 is a system diagram showing an embodiment of a logic circuit according to the present invention.
【図２】図１の本発明の実施例と従来のものの電源電圧
−遅延時間特性を示す特性図である。FIG. 2 is a characteristic diagram showing power supply voltage-delay time characteristics of the embodiment of the present invention in FIG. 1 and a conventional one.
【図３】図１の本発明の実施例と従来のものの電源電圧
−最高トグル周波数特性を示す特性図である。FIG. 3 is a characteristic diagram showing a power supply voltage-maximum toggle frequency characteristic of the embodiment of the present invention in FIG. 1 and a conventional one.
【図４】本発明の変形例を示す系統図である。FIG. 4 is a system diagram showing a modified example of the present invention.
【図５】本発明の変形例を示す系統図である。FIG. 5 is a system diagram showing a modified example of the present invention.
【図６】本発明のさらに他の実施例を示す系統図であ
る。FIG. 6 is a system diagram showing still another embodiment of the present invention.
【図７】本発明のさらに他の実施例を示す系統図であ
る。FIG. 7 is a system diagram showing still another embodiment of the present invention.
【図８】図７のメモリセルの具体例を示す回路図であ
る。8 is a circuit diagram showing a specific example of the memory cell of FIG.
【図９】本発明のさらに他の実施例を示す系統図であ
る。FIG. 9 is a system diagram showing still another embodiment of the present invention.
【図１０】図１０の構成のものを実際のメモリセル構造
に適用した場合の実施例を示す図である。FIG. 10 is a diagram showing an embodiment in which the structure of FIG. 10 is applied to an actual memory cell structure.
【図１１】図１１の実施例と従来のスタンダードセル数
−論理回路のブロックの占有面積特性を示す特性図であ
る。11 is a characteristic diagram showing an occupied area characteristic of a block of the standard cell number-logic circuit of the embodiment of FIG.
【図１２】従来の論理回路の例を示す系統図である。FIG. 12 is a system diagram showing an example of a conventional logic circuit.
１０ 制御回路 ２０ 低スレッショルド論理回路 ３０ 高スレッショルド論理回路 １００ 論理回路群 １１０ 制御回路ブロック ＰＬ１，ＰＬ２ 電源線 ＱＬ１，ＱＬ２ 疑似電源線 ＣＫ、ＣＫＢ クロック信号 ＣＳ，ＣＳＢ 制御信号 ＬＣ１，ＬＣ２ アナログスイッチ ＭＵＸ マルチプレクサ ＳＬ スタンダードセル 10 Control Circuit 20 Low Threshold Logic Circuit 30 High Threshold Logic Circuit 100 Logic Circuit Group 110 Control Circuit Block PL1, PL2 Power Supply Line QL1, QL2 Pseudo Power Supply Line CK, CKB Clock Signal CS, CSB Control Signal LC1, LC2 Analog Switch MUX Multiplexer SL Standard cell
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−14537 (32)優先日 平４(1992)１月30日 (33)優先権主張国 日本（ＪＰ） (72)発明者 武藤 伸一郎 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (31) Priority claim number Japanese Patent Application No. 4-14537 (32) Priority Date Hei 4 (1992) January 30 (33) Country of priority claim Japan (JP) (72) Inventor Shinichiro Muto 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Inside Nippon Telegraph and Telephone Corporation
Claims (5)
ランジスタからなる論理回路要素を備えた低スレッシュ
ホルド論理回路と、 前記低スレッシュホルド論理回路への電力供給源となる
第１および第２の電源線対と、 前記低スレッシュホルド論理回路に電源を供給する電源
供給回路とから構成され、 前記電源供給回路は、 前記低スレッシュホルド論理回路の電源端子の一つに接
続される第１の疑似電源線およびこの第１の疑似電源線
と第１の電源線との間に配置される高スレッシュホルド
の第１の制御トランジスタとによって構成される第１電
源供給回路と、 前記低スレッシュホルド論理回路の残りの電源回路に接
続される第２の疑似電源線およびこの第２の疑似電源線
と第２の電源線との間に接続される高スレッシュホルド
の第２の制御トランジスタとによって構成される第２電
源供給回路との双方あるいは一方から構成されることを
特徴とする論理回路。1. A low-threshold logic circuit including a logic circuit element including a plurality of low-threshold field effect transistors, and first and second power supply lines serving as a power supply source to the low-threshold logic circuit. And a power supply circuit for supplying power to the low threshold logic circuit, the power supply circuit being connected to one of the power terminals of the low threshold logic circuit. And a first power supply circuit configured by a high threshold first control transistor arranged between the first pseudo power line and the first power line, and the rest of the low threshold logic circuit. Second pseudo power supply line connected to the power supply circuit of the second power supply circuit and the second control of the high threshold connected between the second pseudo power supply line and the second power supply line. Logic circuit, characterized in that they are composed of both or one of the second power supply circuit constituted by a transistor.
線と第２の電源線の間の双方あるいは一方にコンデンサ
を接続したことを特徴とする論理回路。2. The capacitor according to claim 1, wherein a capacitor is connected between the first pseudo power source line and the first power source line and / or between the second pseudo power source line and the second power source line. Characteristic logic circuit.
れ、 第１の段は、 複数の低スレッシュホルドの電界効果トランジスタから
なる論理回路要素を備えた第１の低スレッシュホルド論
理回路，この第１の低スレッシュホルド論理回路に電力
を供給するための第１および第２の電源線対，前記第１
の低スレッシュホルド論理回路の電源端子の一つに接続
される第１の疑似電源線，この第１の疑似電源線と第１
の電源線との間に配置される高スレッシュホルドの第１
の制御トランジスタによって構成され、 第２の電源線は第１の低スレッシュホルド回路の残りの
電源端子に接続され、 この第１の段に続く第２の段は、 複数の低スレッシュホルドの電界効果トランジスタから
なる論理回路要素を備えた第２の低スレッシュホルド論
理回路，前記第２の低スレッシュホルド論理回路の電源
端子の一つに接続される第２の疑似電源線，この第２の
疑似電源線と第２の電源線との間に配置される高スレッ
シュホルドの第１の制御トランジスタとによって構成さ
れ、 第２の低スレッシュホルド回路の残りの電源端子は、第
１の電源線に接続されていることを特徴とする論理回
路。3. The low threshold logic circuit according to claim 1, wherein the low threshold logic circuit includes a plurality of stages, and the first stage includes a logic circuit element including a plurality of low threshold field effect transistors. A first low threshold logic circuit, first and second power supply line pairs for supplying power to the first low threshold logic circuit, the first
First pseudo power supply line connected to one of the power supply terminals of the low threshold logic circuit, and the first pseudo power supply line and the first pseudo power supply line.
First high-threshold to be placed between the power line and
And a second power supply line connected to the remaining power supply terminals of the first low threshold circuit, and a second stage following the first stage has a plurality of low threshold field effects. A second low threshold logic circuit having a logic circuit element composed of a transistor, a second pseudo power supply line connected to one of the power supply terminals of the second low threshold logic circuit, and the second pseudo power supply. A first control transistor with a high threshold disposed between the line and the second power line, the remaining power terminal of the second low threshold circuit being connected to the first power line. A logic circuit characterized by being.
ランジスタからなる論理回路要素を備えた低スレッシュ
ホルド論理回路と、 この低スレッシュホルド論理回路に電力を供給するため
の第１、第２の電源線対と、 前記低スレッシュホルド論理回路の電源端子のひとつに
接続される第１の疑似電源線と、 この第１の疑似電源線と第１の電源線との間に配置され
る高スレッシュホルドの第１の制御トランジスタと前記
低スレッシュホルド論理回路の残りの電源端子に接続さ
れる第２の疑似電源線と、 この第２の疑似電源線と第２の電源線との間に配置され
る高スレッシュホルドの第２の制御トランジスタと、 前記低スレッシュホルド論理回路の出力によって動作が
制御される他の論理回路を有し、 この他の論理回路の電源端子は、前記第１、第２の電源
に接続されていることを特徴とする論理回路。4. A low-threshold logic circuit having a logic circuit element composed of a plurality of low-threshold field effect transistors, and first and second power supply lines for supplying power to the low-threshold logic circuit. A pair, a first pseudo power supply line connected to one of the power supply terminals of the low threshold logic circuit, and a high threshold voltage arranged between the first pseudo power supply line and the first power supply line. A second pseudo power supply line connected to the first control transistor and the remaining power supply terminal of the low threshold logic circuit; and a high voltage arranged between the second pseudo power supply line and the second power supply line. A second control transistor of the threshold, and another logic circuit whose operation is controlled by the output of the low threshold logic circuit, the power supply terminal of the other logic circuit being the first , A logic circuit connected to a second power supply.
回路ブロックと、制御回路ブロックとを備え、 前記各論理回路ブロックは、 複数の低スレッシュホルドの電界効果トランジスタから
なる論理回路要素を備えた低スレッシュホルド論理回
路，この低スレッシュホルド論理回路に電力を供給する
ための第１および第２の電源線対，前記低スレッシュホ
ルド論理回路の電源端子のひとつに接続される第１の疑
似電源線，前記低スレッシュホルド論理回路の残りの電
源端子に接続される第２の疑似電源線を含み、 前記制御回路ブロックは、 この第１の疑似電源線と第１の電源線との間に配置され
る高スレッシュホルドの第１の電界効果型制御トランジ
スタ，この第２の疑似電源線と第２の電源線との間に配
置される高スレッシュホルドの第２の電界効果型制御ト
ランジスタを含み、前記論理回路ブロック群の端に配置
されることを特徴とする論理回路。5. A plurality of logic circuit blocks formed on an integrated circuit substrate, and a control circuit block, each logic circuit block including a logic circuit element including a plurality of low-threshold field effect transistors. Low threshold logic circuit, first and second power supply line pairs for supplying power to the low threshold logic circuit, and first pseudo power supply connected to one of the power supply terminals of the low threshold logic circuit Line, and a second pseudo power supply line connected to the remaining power supply terminals of the low threshold logic circuit, wherein the control circuit block is disposed between the first pseudo power supply line and the first power supply line. High-threshold first field-effect control transistor, and high-threshold second transistor arranged between the second pseudo power line and the second power line. It includes a field effect control transistor, logic circuit, characterized in that it is arranged at the end of the logic circuit blocks.
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