JP3410811B2 - Field programmable gate array and semiconductor integrated circuit - Google Patents
Field programmable gate array and semiconductor integrated circuitInfo
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- Logic Circuits (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、フィールドプログラマ
ブルゲートアレイ(FPGA:FieldProgrammable Gate
Array)及び半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field programmable gate array (FPGA).
Array) and semiconductor integrated circuits.
【0002】[0002]
【従来の技術】プログラマブル・アレイを用いた回路
は、特定用途向けIC(ASIC:Application Specified I
C )などの少量生産品や試作用ICとして用いられてき
た。従来から、このようなプログラマブル・アレイを用
いた回路として、マスクレベルでカスタマイズされる、
即ち需要者の要求する仕様のものにされるゲートアレイ
(GA)やスタンダードセル(SC)、ユーザ自身の手
元でカスタマイズされるPLA(Programmable Logic A
rray)などが代表的なものとして用いられてきている。
SCは、LSI内で使用される論理回路ブロックをあら
かじめコンピュータに登録しておき、コンピュータの自
動処理によって、これらの論理回路ブロックを配置・配
線してユーザが所望の製品をつくるものである。またG
Aは、論理ゲートを構成する基本回路をあらかじめ半導
体基板上にアレイ状に形成しておき、スタンダードセル
と同様に、自動配線により配線パターンを決定してユー
ザが所望するLSIを作るものである。これらは、始め
からすべて設計する必要がある通常のLSIに比べると
開発期間が短いという利点を有する。しかし、これらの
方式でも、ユーザーが設計し、自動配置配線が終った後
に製造工程が必要であり、設計完了から製品完成まで、
数週間から数ケ月かかるという問題がある。即ちGAや
SCは任意の論理回路を実現できるという利点がある反
面、PLAに比較して開発費が高く開発期間も長いとい
う欠点がある。これに対し、PLAは、低コスト・短期
間でカスタマイズできるものの、実現可能な回路に制限
がある。近年、これら両者のデバイスの短所を補うべ
く、GAのように任意の回路を、PLAのようにユーザ
の手元で開発できるという特徴を有するFPGAと呼ば
れるデバイスが開発されている。このFPGAは、複数
あるいは単体のトランジスタからなる基本セルと、それ
らを繋ぐための配線及びプログラマブル素子を予め配置
しておき、ユーザがそれらのプログラマブル素子をプロ
グラムすることにより所望の回路を得るものである。こ
のようなデバイスとして、プログラマブル素子や基本セ
ルの異なるさまざまなデバイスが開発されている。2. Description of the Related Art A circuit using a programmable array is an application-specific IC (ASIC).
It has been used as a small-scale product such as C) and as a prototype IC. Conventionally, as a circuit using such a programmable array, customized at the mask level,
That is, a gate array (GA) or a standard cell (SC) that has specifications required by a user, and a PLA (Programmable Logic A) that is customized by the user himself.
rray) has been used as a typical one.
The SC registers the logic circuit blocks used in the LSI in a computer in advance, and arranges and wires these logic circuit blocks by an automatic process of the computer to make a product desired by the user. Also G
In A, basic circuits forming logic gates are previously formed in an array on a semiconductor substrate, and a wiring pattern is determined by automatic wiring to produce an LSI desired by a user, similarly to a standard cell. These have the advantage that the development period is shorter than that of a normal LSI that needs to be designed from the beginning. However, even with these methods, the manufacturing process is required after the user designs and the automatic placement and routing is completed, and from the design completion to the product completion,
The problem is that it takes weeks to months. That is, the GA and SC have the advantage of being able to realize an arbitrary logic circuit, but have the disadvantage of higher development cost and longer development period than the PLA. On the other hand, although the PLA can be customized at low cost and in a short period of time, there are limits to the circuits that can be implemented. In recent years, in order to make up for the disadvantages of both these devices, a device called an FPGA has been developed which has a feature that an arbitrary circuit like a GA can be developed by a user like a PLA. In this FPGA, a basic cell composed of a plurality of or a single transistor, a wiring for connecting them, and a programmable element are arranged in advance, and a user obtains a desired circuit by programming those programmable elements. . As such devices, various devices having different programmable elements and basic cells have been developed.
【0003】現在までに発表されているFPGAのセル
としては、図26に示すものや、図27に示すものがあ
る。図26のものは、マルチプレクサ101を基本と
し、そのまわりにプログラマブル素子102a,102
bを配置したもので、入力信号に対する任意の論理をテ
ーブルとして記憶できるようにしたものである(図では
入力数3の場合を示した)。このセルによる任意回路の
実現を説明すると以下のようになる。図26における3
つの入力信号IN1,IN2,IN3に応じた論理を、
マルチプレクサ101中にテーブルとして記憶できるよ
うに、マルチプレクサ101のデータ入力端子は、プロ
グラマブル素子によりVDDレベルあるいはGNDレベ
ルに固定できるようになっており、ユーザは、これらの
プログラマブル素子をプログラムすることにより、希望
する論理のすべての入力パターンに応じた出力を記憶さ
せることができる。入力信号線IN1,IN2,IN3
をマルチプレクサ101はの制御入力端子に接続する
と、それらに与えられる入力信号及び内部の前記記憶済
のテーブルに応じた出力を出力端子OUTに出力するよ
うになる。すなわち、ユーザの所望する回路を得ること
ができる。Some FPGA cells that have been announced so far are shown in FIG. 26 and FIG. 27. 26 is based on the multiplexer 101, and the programmable elements 102a and 102 are arranged around it.
b is arranged so that any logic for an input signal can be stored as a table (in the figure, the case of three inputs is shown). The realization of an arbitrary circuit using this cell will be described below. 26 in FIG.
Logic according to the two input signals IN1, IN2, IN3,
The data input terminals of the multiplexer 101 can be fixed to VDD level or GND level by programmable elements so that they can be stored as a table in the multiplexer 101. The output corresponding to all the input patterns of the logic to be executed can be stored. Input signal lines IN1, IN2, IN3
When the multiplexer 101 is connected to the control input terminals of the multiplexer 101, the output corresponding to the input signals given to them and the internal stored table is output to the output terminal OUT. That is, the circuit desired by the user can be obtained.
【0004】図27に示すものは、単体のトランジスタ
104,105の各ノードにプログラマブル素子102
a,102bを配置したもので、プログラマブル素子の
未プログラム(102a)とプログラム(102b)と
によって、GAのようにトランジスタ単体でのプログラ
ミングができるものである。In the structure shown in FIG. 27, the programmable element 102 is provided at each node of the single transistors 104 and 105.
a and 102b are arranged, and a single transistor can be programmed like a GA by unprogramming (102a) and programming (102b) of programmable elements.
【0005】マルチプレクサを用いたものには、任意論
理を容易に実現できるという利点があるものの、実現し
たい論理回路によってはセルの利用効率が悪くなるとい
う欠点がある。一方、トランジスタ単体セルでは、利用
効率は高いものの、トランジスタの各ノードに浮遊容量
が付加されるため動作速度が落ちる場合があるととも
に、プログラマブル素子の数が多くなり、プログラマブ
ル素子のリーク電流に起因するデバイスのスタンバイ電
流が増加する等の欠点がある。The one using a multiplexer has an advantage that an arbitrary logic can be easily realized, but has a drawback that the cell utilization efficiency is deteriorated depending on a logic circuit to be realized. On the other hand, in a single transistor cell, although the utilization efficiency is high, the operating speed may decrease due to the addition of stray capacitance to each node of the transistor, and the number of programmable elements increases, which is caused by the leakage current of the programmable elements. There are drawbacks such as an increase in the standby current of the device.
【0006】また、FPGAは、ユーザが例えば複数の
セル間の配線接続を変更できる半導体集積回路の1つと
いえる。このように、ユーザが配線の接続を変更できる
集積回路においては、必要な長さの配線を必要な本数だ
け用意することが望ましい。しかしながら、従来の集積
回路においては、配線リソースの決定のもとになる配線
長の分布に、明確な規則がなかった。このため、ユーザ
が実際に配線の接続を変更すると、不要な長さの配線が
余って、基本回路中の領域が無駄になったり、逆に必要
な長さの配線が足りなくなったりしていた。It can be said that the FPGA is one of semiconductor integrated circuits in which the user can change the wiring connection between a plurality of cells, for example. Thus, in an integrated circuit in which the user can change the wiring connection, it is desirable to prepare the required number of wirings of the required length. However, in the conventional integrated circuit, there is no clear rule in the distribution of the wiring length which is the basis of the determination of the wiring resource. For this reason, when the user actually changes the wiring connection, unnecessary length of wiring is left over, the area in the basic circuit is wasted, and conversely, the required length of wiring is insufficient. .
【0007】[0007]
【発明が解決しようとする課題】上記のように、従来の
FPGAにはセルの利用効率が悪い、動作速度が落ち
る、あるいはスタンバイ電流が大きい等の欠点があっ
た。さらに、ユーザが配線接続を変更できる集積回路に
おいては、配線リソースに過不足があり、チップ面積の
有効利用が困難であるという欠点があった。As described above, the conventional FPGA has drawbacks such as poor cell utilization efficiency, slow operation speed, and large standby current. Further, in the integrated circuit in which the user can change the wiring connection, there is a shortcoming that there is an excess or shortage of wiring resources and it is difficult to effectively use the chip area.
【0008】本発明は、上記に鑑みてなされたもので、
その目的は、高速で且つ利用効率の高いFPGAを提供
すると共に、配線リソースに過不足がなく、チップ面積
の有効利用が可能な集積回路を提供することにある。The present invention has been made in view of the above,
It is an object of the present invention to provide a high-speed FPGA with high utilization efficiency and an integrated circuit capable of effectively utilizing a chip area with no excess or deficiency of wiring resources.
【0009】[0009]
【課題を解決するための手段】本発明のフィールドプロ
グラマブルゲートアレイは、複数の第1の配線からなる
第1配線群と、複数の第2の配線からなる第2配線群
と、前記第1の配線と前記第2の配線の交叉部分に設け
られ、プログラムすることにより両者をその交差部分に
おいて導通させる複数の第1スイッチ手段と、ゲート電
圧が高い時に導通する第1のトランスミッションゲート
と、ゲート電圧が低い時に導通する第2のトランスミッ
ションゲートとを有し、前記第1、第2のトランスミッ
ションゲートのゲートが互いに直接的に接続されて、共
通ゲートとなっている基本セルと、を備え、前記第1の
トランスミッションゲート及び前記第2のトランスミッ
ションゲートのそれぞれにおける、一方の入出力端、他
方の入出力端及び前記共通ゲートは、前記第1の配線の
いずれかに接続されている、ものとして構成される。A field programmable gate array according to the present invention includes a first wiring group including a plurality of first wirings, a second wiring group including a plurality of second wirings, and the first wiring group. A plurality of first switch means provided at the intersection of the wiring and the second wiring and conducting both of them at the intersection by programming, a first transmission gate conducting when the gate voltage is high, and a gate voltage A basic cell having a second transmission gate that conducts when the voltage is low, and the gates of the first and second transmission gates are directly connected to each other to form a common gate. One input / output terminal, the other input / output terminal, and the front of each of the first transmission gate and the second transmission gate Common gate is connected to one of said first wiring, configured as a thing.
【0010】さらに、本発明のフィールドプログラマブ
ルゲートアレイは、ゲート電圧が高い時に導通する第1
のトランスミッションゲートと、ゲート電圧が低い時に
導通する第2のトランスミッションゲートとを有し、前
記第1、第2のトランスミッションゲートのゲートが互
いに直接的に接続されて、共通ゲートとなっている基本
セルと、前記基本セルにおける前記第1、第2のトラン
スミッションゲートの一方の入出力端に高電位及び低電
位の一方を選択的に与える第1電圧供給手段と、前記第
1、第2のトランスミッションゲートのゲート電圧を強
制的に制御し、前記第1、第2のトランスミッションゲ
ートを導通状態あるいは遮断状態に選択的に設定するこ
とができる手段と、前記各トランスミッションゲートの
前記一方の入出力端とは異なる他方の入出力端に接続さ
れ、高電位あるいは低電位を与える第2電圧供給手段
と、前記他方の入出力端の電位が高電位であるか低電位
であるかを判定する判定手段と、を備えるものとして構
成される。Further, the field programmable gate array of the present invention has a first conductive state when the gate voltage is high.
Basic cell having a transmission gate and a second transmission gate that conducts when the gate voltage is low, and the gates of the first and second transmission gates are directly connected to each other to form a common gate. A first voltage supply means for selectively applying one of a high potential and a low potential to one input / output terminal of the first and second transmission gates in the basic cell, and the first and second transmission gates. Means for forcibly controlling the gate voltage to selectively set the first and second transmission gates to a conductive state or a cutoff state, and the one input / output terminal of each transmission gate. Second voltage supply means that is connected to the other input / output terminal and provides a high potential or a low potential, and an input / output of the other Configured as a potential end comprises determining means for determining a low potential or a high potential.
【0011】また、本発明の半導体集積回路は、複数の
回路素子と、前記回路素子につながる複数の第1の配線
と、前記第1の配線間を接続するための複数の第2の配
線と、前記第1、第2の配線間に設けられ、プログラム
することにより両者を選択的に接続することができるス
イッチング手段と、を備え、前記第2の配線の本数がそ
の長さに対し、単調減少関数で表現でき、その長さ依存
性は長さの−2乗から−3乗の範囲内にあるものとして
構成される。Further, the semiconductor integrated circuit of the present invention comprises a plurality of circuit elements, a plurality of first wirings connected to the circuit elements, and a plurality of second wirings for connecting the first wirings. Switching means provided between the first and second wirings and capable of selectively connecting both by programming, wherein the number of the second wirings is monotonic with respect to its length. It can be expressed by a decreasing function, and its length dependence is configured to be within the range of −2 to −3 of the length.
【0012】[0012]
【作用】ゲート電圧が高いときに導通するトランスミッ
ションゲートと低いときに導通するトランスミッション
ゲートとを一対として用いるようにしているため、トラ
ンジスタ単体セルに比較してプログラマビリティーが高
くなる。さらに、プログラマブル素子が少なくでき、寄
生抵抗や寄生容量による遅延が小さくなる。さらに、多
入力マルチプレクサを基本とするセルに比較して、セル
の平均的利用効率が高くなる。Since the transmission gate that conducts when the gate voltage is high and the transmission gate that conducts when the gate voltage is low are used as a pair, the programmability is higher than that of a single transistor cell. Furthermore, the number of programmable elements can be reduced, and the delay due to parasitic resistance and parasitic capacitance can be reduced. Furthermore, the average utilization efficiency of cells is higher than that of cells based on multi-input multiplexers.
【0013】このトランスミッションゲートを少なくと
もプログラマブル素子のプログラム前に導通/遮断の状
態が任意に切り換えられるようにしておけば以下のよう
に出荷前テストが容易に行える。すなわちその各状態に
おいて、トランスミッションゲートの一方の入出力端に
高電位/低電位が加えられる。このときの他方の入出力
端の電位が高電位か低電位かが判定される。この判定結
果によって、トランスミッションゲートの良、不良が判
定できる。If this transmission gate is set so that the conduction / interruption state can be arbitrarily switched at least before programming the programmable element, the pre-shipment test can be easily performed as follows. That is, in each state, a high potential / low potential is applied to one input / output terminal of the transmission gate. At this time, it is determined whether the potential of the other input / output terminal is high or low. Based on this determination result, it can be determined whether the transmission gate is good or bad.
【0014】また、ユーザが配線の接続を変更できる集
積回路において、配線リソースが必要十分なものとな
り、チップ面積が有効に利用される。In the integrated circuit in which the user can change the wiring connection, the wiring resources become necessary and sufficient, and the chip area is effectively used.
【0015】[0015]
【実施例】本発明のはじめの方において説明する実施例
は、ゲート電圧が高い時に導通する第1のトランスミッ
ションゲート4(図2参照)と、ゲート電圧が低いとき
に導通する第2のトランスミッションゲート5(図3参
照)の2つのゲートを接続した、あるいはプログラマブ
ル素子により2つのゲートを接続可能とした基本セル
(図15参照)をアレイ状に配置するように構成したも
のである。この構成により、セルの利用効率が高く、高
速なFPGAを得ることができ、また、GAのライブラ
リも実現容易であるためGAへの移行も容易である、と
いう利点が得られる。The first embodiment of the present invention will be described with reference to the first transmission gate 4 (see FIG. 2) which conducts when the gate voltage is high and the second transmission gate 4 which conducts when the gate voltage is low. 5 (see FIG. 3), or two basic cells (see FIG. 15) in which two gates can be connected by a programmable element are arranged in an array. With this configuration, it is possible to obtain a high-speed FPGA with high cell utilization efficiency, and it is easy to implement a GA library, so that the transition to GA is easy.
【0016】実施例の説明に先立ち、上記第1、第2の
トランスミッションゲートについて説明する。Prior to the description of the embodiments, the first and second transmission gates will be described.
【0017】第1のトランスミッションゲート4は図2
に示される。このゲート4は、n型FET1とp型FE
T2のソース・ドレイン同士を共通に接続し、一方を端
子Aとし、他方を端子Bとする。このAまたはBの端子
を入出力端と呼ぶ場合もある。FET1のゲートを直
接、FET2のゲートをインバータ3を図のように介し
て、それぞれ端子Gに接続する。端子Gに電源電位を与
えると、FET1,2は共にオンし、端子A,B間が短
絡状態となる。一方、端子Gに接地電位を与えると、F
ET1,2は共にオフし、端子A,B間が遮断状態にな
る。The first transmission gate 4 is shown in FIG.
Shown in. The gate 4 is composed of an n-type FET 1 and a p-type FE.
The sources and drains of T2 are commonly connected to each other, one of which is a terminal A and the other is a terminal B. The terminal A or B may be called an input / output terminal. The gate of the FET1 is directly connected to the gate of the FET2, and the gate of the FET2 is connected to the terminal G through the inverter 3 as shown in the drawing. When a power supply potential is applied to the terminal G, the FETs 1 and 2 are both turned on and the terminals A and B are short-circuited. On the other hand, if ground potential is applied to terminal G, F
Both ET1 and ET2 are turned off, and the terminals A and B are cut off.
【0018】第2のタイプのトランスミッションゲート
5は図3に示される。このゲート5は、端子Gの電圧が
低いときに導通する。A second type of transmission gate 5 is shown in FIG. This gate 5 conducts when the voltage at the terminal G is low.
【0019】図3のゲート5が、図2のゲート4と異な
る点は、n型FET1のゲートがインバータ3を図のよ
うに介して、p型FET2のゲートが直接、端子Gに接
続されている点にある。このため、端子Gに接地電位が
与えられるとFET1,2がともにオンし、端子A,B
間が短絡状態となる。一方、端子Gに電源電位が与えら
れると、FET1,2はともにオフし、端子A,B間が
遮断状態となる。The gate 5 in FIG. 3 differs from the gate 4 in FIG. 2 in that the gate of the n-type FET 1 is directly connected to the terminal G through the inverter 3 as shown in the figure. There is a point. Therefore, when the ground potential is applied to the terminal G, both the FETs 1 and 2 are turned on and the terminals A and B are
A short circuit occurs between them. On the other hand, when the power supply potential is applied to the terminal G, both the FETs 1 and 2 are turned off and the terminals A and B are cut off.
【0020】以下の図面においては、第1、第2のトラ
ンスミッションゲートのシンボルとして、図2、図3の
右側に示すものを用いる。In the following drawings, the symbols shown on the right side of FIGS. 2 and 3 are used as the symbols of the first and second transmission gates.
【0021】図1に、本発明の第1の実施例を示す。こ
の実施例では、第1、第2のトランスミッションゲート
4,5のそれぞれ2つを、図示の如くに接続したものを
基本ブロック6として用いている。基本ブロック6の各
接点からの配線群8は、電源配線、接地配線、クロック
配線、及び信号配線などから構成される配線群7と交叉
している。その交叉点位置にはプログラマブル素子9が
配設されている。プログラマブル素子9とは、プログラ
ムの前後でそのインピーダンスが大きく変化する素子で
あり、プログラム後にインピーダンスが小さくなるもの
と、大きくなるものが考えられる。以下には、前者につ
いて説明する。即ち、この素子9の未プログラム状態の
もの及びプログラム済のものの実体は、それぞれ図4
(a)、(b)の下方に示される。即ち、未プログラム
の素子9(NP)によれば、配線7a,8a間の抵抗値
が抵抗Rによって十分大きい状態にある。プログラム済
の素子9(P)によれば、配線Lで直接繋がったよう
に、抵抗の小さい状態になる。即ち、このようなプログ
ラマブル素子9をプログラムする/しないの使い分けに
より、配線7a,8a間を接続/遮断することができ
る。以後の例でもプログラム前、プログラム済のプログ
ラマブル素子のシンボルとしてそれぞれ図4の上方に示
したものを用いる。FIG. 1 shows a first embodiment of the present invention. In this embodiment, two of the first and second transmission gates 4 and 5 are connected as shown in the figure and used as the basic block 6. The wiring group 8 from each contact of the basic block 6 intersects with the wiring group 7 including power supply wiring, ground wiring, clock wiring, signal wiring, and the like. A programmable element 9 is arranged at the intersection point position. The programmable element 9 is an element whose impedance largely changes before and after programming, and it is considered that the programmable element 9 has a small impedance and the impedance has a large after programming. The former will be described below. That is, the entities of the unprogrammed state and the programmed state of this element 9 are shown in FIG.
It is shown below (a) and (b). That is, according to the unprogrammed element 9 (NP), the resistance value between the wirings 7a and 8a is sufficiently large due to the resistance R. According to the programmed element 9 (P), the resistance is small as if it were directly connected by the wiring L. That is, it is possible to connect / disconnect between the wirings 7a and 8a by properly programming / not programming the programmable element 9. In the following examples, the symbols shown in the upper part of FIG. 4 are used as the symbols of the programmable elements before programming and after programming.
【0022】図1に示した装置におけるプログラマブル
素子9の任意のものを選択的にプログラムすることによ
り、各種の論理回路を構成することができる。その例
を、図5〜図12に示す。Various logic circuits can be constructed by selectively programming any of the programmable elements 9 in the device shown in FIG. Examples thereof are shown in FIGS.
【0023】図5(a)は、(b)に示す真理値表の入
出力関係を満足すべくプログラムされた装置を示す。こ
の図5(a)の回路はいわゆるインバータを構成してい
る。図中、配線7−1,7−2はそれぞれ電源電位VD
D及び接地電位GNDに接続されている。電源電位VD
D及び接地電位GNDは必要に応じ、本文や真理値表で
は“1”及び“0”で代用することもある。配線7−
7,7−8は、プログラマブル素子976,987,988の
プログラムにより、それぞれインバータとしての入力
A、出力Zに接続されている。つまり、トランスミッシ
ョンゲート4−2,5−2のゲートに入力Aが接続さ
れ、それらのトランスミッションゲート4−2,5−2
の一方の入出力端に出力Zが接続されている。トランス
ミッションゲート4−2,5−2の他方の出力端子はそ
れぞれ925,914により接地線、電源線に接続されてい
る。FIG. 5 (a) shows an apparatus programmed to satisfy the input / output relationship of the truth table shown in FIG. 5 (b). The circuit of FIG. 5A constitutes a so-called inverter. In the figure, the wirings 7-1 and 7-2 are the power supply potential VD
D and ground potential GND. Power supply potential VD
D and the ground potential GND may be replaced with "1" and "0" in the text and the truth table, if necessary. Wiring 7-
7,7-8, due programmable elements 9 76, 9 87, 9 88 programs, are connected an input A as an inverter, the output Z. That is, the input A is connected to the gates of the transmission gates 4-2 and 5-2, and those transmission gates 4-2 and 5-2 are connected.
The output Z is connected to one of the input / output terminals. The other output terminals of the transmission gates 4-2 and 5-2 are connected to the ground line and the power supply line by 9 25 and 9 14 , respectively.
【0024】図6は、バッファの構成例と真理値表であ
り、図5とほぼ同様の構成となっている。ただし、図5
では914,925のプログラマブル素子をプログラムして
いるが、図6では915,924のプログラマブル素子をプ
ログラムしている点において違っている。一般に、図2
7に示すようなトランジスタ単体のセルにおいては、バ
ッファを構成しようとした時、セル数、プログラムすべ
きプログラマブル素子数が、ともに、インバータの場合
の約2倍になる。しかし、この実施例においては、バッ
ファを構成する場合とインバータを構成する場合とで用
いる基本ブロック数、プログラムすべきプログラマブル
素子数に差がない。このような例は他にもある。また、
基本ブロックの大きさは、プログラム用のトランジスタ
の大きさによって支配されるため、基本ブロック自身の
サイズはトランジスタ単体の場合と大差無い。このこと
を考え合わせると、単位面積当たりのプログラマビリテ
ィの高いセルであると結論できる。また、多入力マルチ
プレクサを基本とするセルと比較すると、簡潔に回路を
構成できるため、動作が高速であるといえる。FIG. 6 shows an example of the structure of the buffer and a truth table, which has almost the same structure as that of FIG. However,
In FIG. 6, the programmable elements of 9 14 and 9 25 are programmed, but in FIG. 6, the programmable elements of 9 15 and 9 24 are programmed. In general, FIG.
In a cell with a single transistor as shown in FIG. 7, the number of cells and the number of programmable elements to be programmed are about twice as large as that of an inverter when a buffer is to be formed. However, in this embodiment, there is no difference in the number of basic blocks and the number of programmable elements to be programmed when forming a buffer and when forming an inverter. There are other such examples. Also,
Since the size of the basic block is governed by the size of the programming transistor, the size of the basic block itself is not much different from that of a single transistor. Taking this into consideration, it can be concluded that the cell has a high programmability per unit area. Also, compared with a cell based on a multi-input multiplexer, it can be said that the operation is fast because the circuit can be simply constructed.
【0025】図7は、2入力NANDの構成例と真理値
表である。配線群7−6、7−7が入力A,Bに、7−
8が出力Zに接続されている。図6では、4つのトラン
スミッションゲートのうちの2つ(4−2,5−2)し
か使用しなかったが、図7では、プログラマブル素子9
63,984,976,988のプログラムにより、4つ全部の
トランスミッションゲート4−1,4−2,5−1,5
−2を使用する構成となっている。FIG. 7 shows a configuration example of a 2-input NAND and a truth table. The wiring groups 7-6 and 7-7 are connected to inputs A and B, 7-
8 is connected to the output Z. In FIG. 6, only two (4-2, 5-2) of the four transmission gates are used, but in FIG. 7, the programmable element 9 is used.
63 , 9 84 , 9 76 , 9 88 programs allow all four transmission gates 4-1, 4-2, 5-1 and 5
-2 is used.
【0026】図8は2入力ANDの構成例と真理値表で
あり、図7とほぼ同様に4つのトランスミッションゲー
トを使用する構成となっている。ただし、図7とは、プ
ログラムするプログラマブル素子が異っている。即ち、
918,921,927,966,973,982,984のプログラ
マブル素子をプログラムしている。FIG. 8 shows a configuration example of a two-input AND and a truth table, and it has a configuration in which four transmission gates are used, almost the same as in FIG. However, the programmable elements to be programmed are different from those in FIG. 7. That is,
The programmable elements of 9 18 , 9 21 , 9 27 , 9 66 , 9 73 , 9 82 , and 9 84 are programmed.
【0027】図9はトライステート・インバータの構成
例と真理値表である。配線群7−6が入力Aに、7−3
がイネイブル入力Eに、7−7が出力Zに接続されてい
る。イネイブル入力Eが“0”の時は出力Zがハイ−イ
ンピーダンス(図ではHZと記す)になり、“1”の時
はインバータとして機能する。図9においては、これら
の機能を達成するため、プログラマブル素子917,
928,933,966,972,984,985をプログラムして
いる。FIG. 9 shows a configuration example of a tri-state inverter and a truth table. Wiring group 7-6 is input A, 7-3
Is connected to the enable input E, and 7-7 is connected to the output Z. When the enable input E is "0", the output Z becomes high-impedance (denoted as HZ in the figure), and when it is "1", it functions as an inverter. In FIG. 9, in order to achieve these functions, programmable elements 9 17 ,
9 28 , 9 33 , 9 66 , 9 72 , 9 84 , 9 85 are programmed.
【0028】図10はトライステート・バッファの構成
例と真理値表であり、図9とほぼ同様に、イネイブル入
力Eが“0”のときは出力ZがハイーインピーダンスH
Zとなり、“1”のときはバッファとして機能する。図
10では、これらの機能を満足するため、プログラマブ
ル素子918,927,933,966,972,984,985,を
プログラムしている。図9との相異点は917,928の替
りに918,927をプログラムしている点である。FIG. 10 shows a configuration example of the tri-state buffer and a truth table. When the enable input E is "0", the output Z has a high impedance H, similar to FIG.
It becomes Z, and when it is "1", it functions as a buffer. In FIG. 10, programmable elements 9 18 , 9 27 , 9 33 , 9 66 , 9 72 , 9 84 , 9 85 are programmed to satisfy these functions. The difference from FIG. 9 is that 9 18 and 9 27 are programmed instead of 9 17 and 9 28 .
【0029】図11は2入力EX−OR(排他的論理
和)の構成例と真理値表である。配線群7−7,7−8
は入力A,Bに7−5は出力Zに接続されている。図1
1(a)は図11(c)の接続を実現するために所定の
プログラマブル素子をプログラムしたものである。図1
1の(a),(c)における同一符号のトランスミッシ
ョンゲートは互いに同じものを示す。なお、(a)の図
中のトランスミッションゲート5−4、4−4はこの例
では使用されていない。FIG. 11 shows a configuration example of a two-input EX-OR (exclusive OR) and a truth table. Wiring group 7-7, 7-8
Is connected to inputs A and B, and 7-5 is connected to output Z. Figure 1
1 (a) is a program of a predetermined programmable element for realizing the connection of FIG. 11 (c). Figure 1
The transmission gates having the same reference numerals in (a) and (c) of 1 indicate the same ones. Incidentally, the transmission gates 5-4 and 4-4 in the figure of (a) are not used in this example.
【0030】図12はD−フリップフロップの構成例と
真理値表である。配線群7−3,7−7,7−8はそれ
ぞれクロック入力CLK、出力Q、入力Dに接続されて
いる。図12(a)の接続は図12(c)を実現したも
のである。図12の(a),(c)における同一符号の
トランスミッションゲートは互いに同じものを示す。な
おトランスミッションゲート5−4、4−1、5−6、
4−6はこの例では使用されていない。その他のフリッ
プフロップも同様の構成で実現することができる。FIG. 12 shows a configuration example of the D-flip-flop and a truth table. The wiring groups 7-3, 7-7, 7-8 are connected to the clock input CLK, the output Q and the input D, respectively. The connection of FIG. 12 (a) realizes the connection of FIG. 12 (c). Transmission gates having the same reference numerals in FIGS. 12A and 12C are the same. Transmission gates 5-4, 4-1, 5-6,
4-6 are not used in this example. Other flip-flops can be realized with the same configuration.
【0031】図13は、以上の基本ブロック6とは異な
る基本ブロック6Aを用いた第2の実施例を示したもの
である。この基本ブロック6Aでは、基本ブロック6と
異なり、2つの第1のトランスミッションゲート4−
1,4−2の入出力端同士を接続していない。つまり、
配線8−1,8−2をそれぞれ別々の、第1のトランス
ミッションゲート4−1,4−2のドレインに接続して
いる。このためある種の回路を構成すると動作速度が多
少落ちるものの、プログラマビリティが向上するため、
セルの使用効率が向上する。FIG. 13 shows a second embodiment using a basic block 6A different from the above basic block 6. Unlike the basic block 6, the basic block 6A has two first transmission gates 4-
The input and output terminals of 1 and 4-2 are not connected. That is,
The wirings 8-1 and 8-2 are connected to separate drains of the first transmission gates 4-1 and 4-2, respectively. For this reason, if a circuit of a certain type is configured, the operating speed will drop slightly, but programmability will improve,
Use efficiency of the cell is improved.
【0032】図14(a)は、図13の回路におけるプ
ログラマブル素子をプログラムすることにより構成した
論理回路例を示し、(b)はその真理値表、(c)はM
IL記号で示した等価回路である。図14からわかるよ
うに、図13の基本ブロック6Aを用いれば、図1の基
本ブロック6だと2つ必要な論理回路を、1つの基本ブ
ロック6Aで構成することができる。この図14におい
ては、配線群7−6,7−7が入力に、7−8が出力に
接続されている。この例では基本ブロックを構成する2
つのセルに含まれるトランスミッションゲートの内、第
1のトランスミッションゲートの入出力端を接続してい
ないが、これとは逆に、第1のトランスミッションゲー
トの入出力端は接続したままで、第2のトランスミッシ
ョンゲートの入出力端を接続していない実施例も考えら
れる。この場合の特徴も上記第2の実施例と同様であ
る。FIG. 14A shows an example of a logic circuit constructed by programming the programmable elements in the circuit of FIG. 13, FIG. 14B is its truth table, and FIG. 14C is M.
It is an equivalent circuit indicated by the IL symbol. As can be seen from FIG. 14, by using the basic block 6A of FIG. 13, the basic block 6 of FIG. 1 can be configured with one basic block 6A as two required logic circuits. In FIG. 14, wiring groups 7-6 and 7-7 are connected to inputs and 7-8 are connected to outputs. In this example, the basic block 2
Of the transmission gates included in one cell, the input / output terminal of the first transmission gate is not connected, but on the contrary, the input / output terminal of the first transmission gate remains connected and the second An embodiment in which the input and output ends of the transmission gate are not connected is also conceivable. The characteristics in this case are similar to those of the second embodiment.
【0033】図15は、基本セル6Bを用いた第3の実
施例を示したものである。即ち、図15では、それぞれ
1つの第1、第2のトランスミッションゲート4,5の
みを用いた基本セル6Bを用いている。このためある種
の回路を構成すると動作速度が多少落ちるもののプログ
ラマビリティが向上するためセルの使用効率が向上す
る。FIG. 15 shows a third embodiment using the basic cell 6B. That is, in FIG. 15, the basic cell 6B using only the first and second transmission gates 4 and 5 is used. Therefore, if a circuit of a certain type is constructed, the operating speed is slightly lowered, but the programmability is improved and the cell usage efficiency is improved.
【0034】図16は、さらに異なる基本ブロック6C
を用いた第4の実施例を示している。即ち、図16で
は、それぞれn個の第1、第2のトランスミッションゲ
ートを直列接続したものを用いている。即ち、第1、第
2のトランスミッションゲートの組をn組用いている。
このnを1としたものが、図15の回路であり、2とし
たものが図1の回路である。このように、第1、第2の
トランスミッションゲートの組数であるnを変えること
により、動作速度とプログラマビリティのトレードオフ
の調節ができる。FIG. 16 shows a further different basic block 6C.
The 4th example using is shown. That is, in FIG. 16, n pieces of first and second transmission gates connected in series are used. That is, n sets of the first and second transmission gates are used.
The circuit in which n is set to 1 is the circuit in FIG. 15, and the circuit in which n is 2 is the circuit in FIG. In this way, the trade-off between operating speed and programmability can be adjusted by changing n, which is the number of sets of the first and second transmission gates.
【0035】図17は、基本ブロックとして6Dを用い
た第5の実施例を示したものである。この例では、基本
セルを構成する第1のトランスミッションゲート4の一
つの入出力端と、第2のトランスミッションゲート5の
一つの入出力端とを接続したものである。これによりプ
ログラマブル素子の数を低減することができる。この基
本ブロックでは、ある論理回路を構成する際に上記第1
〜第4の実施例とは多少異なる接続で実現することがで
きる。例えば図18(a)は(b)の真理値表をみたす
2入力NANDであり、接続をわかりやすく示したのが
(c)であるが、この接続は図7に示した、第1の実施
例を用いた2入力NANDまの接続とは異なるものであ
る。さらに、この基本ブロックを用いると、デコーダや
パリティジェネレータなどを効率よく構成することがで
きる場合がある。図19(a)は(c)に示す構成を実
現したものであり、(b)の真理値表で表される2入力
デコーダである。また、図20(a)は図20(c)に
示す構成を実現したものであり、図20(b)の真理値
表で表される4ビットパリティジェネレータである。図
28は基本ブロックとして6Eを用いた第6の実施例を
示したものである。この基本ブロックは2つの第2のト
ランスミッションゲート5−1,5−2の入出力同士を
接続していない。つまり、配線8−1,8−2をそれぞ
れ別々の第2のトランスミッションゲート5−1,5−
2のドレインに接続している。このためある種の回路を
効率良く構成することができる。たとえば図29はこの
基本ブロック2つを用いて、図12(b),(c)に示
すフリップフロップを構成したものであるが、実施例1
の基本ブロック6によれば、図12(a)に示すように
3ブロック必要とするのに対し、基本ブロック6Eを用
いた場合は2ブロックで構成できる。なお、図29その
他の図において、黒く塗りつぶしたプログラマブル素子
は、プログラム済の素子、つまり、図4の(b)の素子
を示す。FIG. 17 shows a fifth embodiment using 6D as a basic block. In this example, one input / output terminal of the first transmission gate 4 and one input / output terminal of the second transmission gate 5 which form a basic cell are connected. This can reduce the number of programmable elements. In this basic block, when a certain logic circuit is constructed, the first
It can be realized by a connection slightly different from that of the fourth embodiment. For example, FIG. 18A is a two-input NAND which satisfies the truth table of FIG. 18B, and FIG. 18C shows the connection in an easy-to-understand manner. This connection is shown in FIG. This is different from the 2-input NAND connection using the example. Furthermore, when this basic block is used, it may be possible to efficiently configure a decoder, a parity generator, or the like. FIG. 19 (a) realizes the configuration shown in FIG. 19 (c) and is a two-input decoder represented by the truth table shown in FIG. 19 (b). Further, FIG. 20 (a) realizes the configuration shown in FIG. 20 (c), and is a 4-bit parity generator represented by the truth table of FIG. 20 (b). FIG. 28 shows a sixth embodiment using 6E as a basic block. This basic block does not connect the inputs and outputs of the two second transmission gates 5-1 and 5-2. That is, the wirings 8-1 and 8-2 are connected to the second transmission gates 5-1 and 5-, respectively.
It is connected to the drain of 2. Therefore, it is possible to efficiently configure a certain type of circuit. For example, in FIG. 29, the flip-flop shown in FIGS. 12B and 12C is configured by using the two basic blocks.
According to the basic block 6 of No. 3, three blocks are required as shown in FIG. 12A, whereas the basic block 6E can be composed of two blocks. In FIG. 29 and other figures, the black programmable elements indicate programmed elements, that is, the elements shown in FIG. 4B.
【0036】なお、本発明は上記の実施例に限定される
ものではない。上述の実施例においては、プログラマブ
ル素子として、プログラムにより抵抗が低くなる素子を
用いた場合について説明した。これとは逆に未プログラ
ム時に抵抗が小さく、プログラムにより抵抗が高くなる
ものを用いても良い。The present invention is not limited to the above embodiment. In the above-described embodiments, the case where the element whose resistance is reduced by programming is used as the programmable element has been described. On the contrary, it is also possible to use one that has a small resistance when not programmed and has a high resistance when programmed.
【0037】また、上記すべて実施例において、配線群
と、セルの接点からの配線のすべての交点に、プログラ
マブル素子を配置しているが、それらのうちいくつかは
一定の規則に従って間引きしてあっても良い。Further, in all of the above embodiments, programmable elements are arranged at all intersections of the wiring group and the wiring from the contact points of the cells, but some of them are thinned out according to a certain rule. May be.
【0038】図21は第1の実施例におけるプログラマ
ブル素子間引きの例を示したものである。この例では、
配線7−1では、セルのゲートと中央の入出力端からの
配線との交点にのみプログラマブル素子が配置されてい
る。また配線7−2では、ゲートと両端の入出力端から
の配線との交点のみにプログラマブル素子が配置されて
いる。FIG. 21 shows an example of thinning out programmable elements in the first embodiment. In this example,
In the wiring 7-1, the programmable element is arranged only at the intersection of the gate of the cell and the wiring from the central input / output terminal. In the wiring 7-2, the programmable element is arranged only at the intersection of the gate and the wiring from the input / output ends at both ends.
【0039】さらに、第1ならびに第2のトランスミッ
ションゲートのゲート端子間にプログラマブル素子が設
けられ、それをプログラムすることによりはじめて共通
ゲートとなる構成であっても良い。この意味は、図30
に示すものである。ここでは基本ブロック6Eを用いて
説明している。すなわち、図30(a)に示すようにト
ランスミッションゲート5−1と4−1のゲート端子
(G1,G3)同士、5−2と4−2のゲート端子(G
2,G4)同士は初期状態では接続されていないが、こ
れらのゲートを接続するためのプログラマブル素子P1
〜P6(プログラムされる前は高インピーダンス状態に
あり、プログラムされることにより低抵抗となるもの)
と中間配線M1,M2がある。プログラム素子P1〜P
6がプログラムされていない状態では、ゲート端子G1
〜G4と配線8−1,8−2にはそれぞれ独立な電位を
与えることができる。水平配線リソースと8の配線のプ
ログラムが終了した時点で図30(b)に示す様に素子
P1〜P6をプログラムすることにより、トランスミッ
ションゲート4−1と5−1のゲート端子G3,G1は
中間配線M1を経由して配線8−1に接続することがで
き、トランスミッションゲート4−2と5−2のゲート
端子G4,G2は中間配線M2を経由して配線8−2に
接続することができる。これはプログラムのある段階ま
ではこのプログラム素子をプログラムせず、それぞれの
トランスミッションゲートのon/offを独立に制御
できるようにすることによりプログラム素子誤書き込み
を防止するためである。図31を参照して、プログラム
素子誤書き込み防止について説明する。同図(a)は電
圧回り込みによる誤書き込みモードを示し、(b)はト
ランスミッションゲートをオフにする場合の誤書き込み
モード示し。(c)はトランスミッションゲートをオフ
にする場合の誤書き込みモード防止等について示し、
(d)はプログラム終了状態を示す。これらの図(a)
〜(d)において、Paはプログラム済の素子、Pbは
プログラムしたい素子、Pcはプログラムされる可能性
のある素子、Pdは最後にプログラムされる素子を示
す。上記各図(a)〜(d)において、矢印AR1は電
圧の回り込みを示し、各印AR2は電圧の回り込みが抑
制されることを示し、図(b)において配線7−aは既
プログラムの素子によりVSSとなる配線を示してい
る。プログラムの際に生じうる図31(a)に示すよう
なトランスミッションゲートを介してのプログラム電圧
の回り込みを抑えるには、プログラム中の第1のトラン
スミッションゲートのゲートにはVSS、第2のトラン
スミッションゲートのゲートにはVPPが印加できるよ
うにしておかなければならない。しかし、単純にこれら
の電圧を印加するだけでは今度は図3(b)に示すよう
にゲート自身と配線リソース間のプログラム素子が誤書
き込みされる可能が生じる。そこで、図31(c)に示
すようにゲート配線をプログラム素子で接続しうる3つ
の部分に分割し、トランスミッションゲートに最も近い
部分にはトランスミッションゲートをoffにする電位
を、中間部分には中間電位VPP/2を与え、トランス
ミッションゲートから最も遠い部分は、水平配線と自由
にプログラムできるような構造とする。これによりトラ
ンスミッションゲートを介してのプログラム電圧の回り
込みによる誤書き込みを回避することができる。Further, a programmable element may be provided between the gate terminals of the first and second transmission gates, and the programmable gate may be programmed to form the common gate. This meaning is shown in FIG.
It is shown in. Here, the basic block 6E is used for description. That is, as shown in FIG. 30A, the transmission gates 5-1 and 4-1 have gate terminals (G1 and G3), and 5-2 and 4-2 have gate terminals (G).
2, G4) are not connected in the initial state, but the programmable element P1 for connecting these gates
~ P6 (Being in a high impedance state before being programmed, it becomes a low resistance by being programmed)
And intermediate wirings M1 and M2. Program elements P1 to P
In the state where 6 is not programmed, the gate terminal G1
It is possible to apply independent potentials to G4 and wirings 8-1 and 8-2. By programming the elements P1 to P6 as shown in FIG. 30 (b) when the programming of the horizontal wiring resource and the wiring of 8 is completed, the gate terminals G3 and G1 of the transmission gates 4-1 and 5-1 are in the middle. It can be connected to the wiring 8-1 via the wiring M1, and the gate terminals G4 and G2 of the transmission gates 4-2 and 5-2 can be connected to the wiring 8-2 via the intermediate wiring M2. . This is to prevent erroneous writing of the program element by not controlling the programming element until a certain stage of programming and enabling the on / off of each transmission gate to be controlled independently. The erroneous write prevention of the program element will be described with reference to FIG. FIG. 7A shows an erroneous write mode due to voltage sneak, and FIG. 7B shows an erroneous write mode when the transmission gate is turned off. (C) shows prevention of erroneous writing mode when the transmission gate is turned off,
(D) shows the program end state. These figures (a)
In (d), Pa represents a programmed element, Pb represents an element to be programmed, Pc represents a possibly programmed element, and Pd represents a last programmed element. In each of the above figures (a) to (d), the arrow AR1 indicates the sneak of the voltage, each mark AR2 indicates that the sneak of the voltage is suppressed, and the wiring 7-a indicates the programmed element in the figure (b). Indicates the wiring to be VSS. In order to suppress the sneak of the program voltage via the transmission gate as shown in FIG. 31 (a) which may occur at the time of programming, VSS is set to the gate of the first transmission gate and the second transmission gate of It must be possible to apply VPP to the gate. However, if these voltages are simply applied, then the program element between the gate itself and the wiring resource may be erroneously written as shown in FIG. Therefore, as shown in FIG. 31 (c), the gate wiring is divided into three parts that can be connected by a program element, and the potential closest to the transmission gate is set to the potential for turning off the transmission gate, and the intermediate part is set to the intermediate potential. VPP / 2 is applied, and the part farthest from the transmission gate has a structure that can be freely programmed with horizontal wiring. As a result, erroneous writing due to the sneak of the program voltage via the transmission gate can be avoided.
【0040】その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。次に、上記FPG
Aにおける基本セルのファンクションテストを容易にす
る構成について説明する。このテストは通常出荷前に行
うもので不良品をとりのぞくことを目的としている。図
32は従来のテスト回路例である。ディテクタは図1で
O1〜O4で示してある。また、図中、INTは入力端
子、C1〜C4は基本セル、O1〜O4は出力端子を示
すものである。この回路を用いて図の基本セルC2をテ
ストする場合の動作を説明する。まず、ディテクタD1
〜D4への横方向の制御線T1,T2のうちのT2のみ
をHレベルとし、ディテクタD2,D4中のトランジス
タTR2をONさせ、これと同時に、ディテクタD1,
D2のテスト出力線R1をHレベルにプリチャージした
状態にしておく。この状態でセルC2の入力にテスト信
号を与えた時、出力端子O2がHレベルならばトランジ
スタTR1がONして出力線R1はLレベルへと遷移す
る。一方出力端子O2がLレベルならば、ディテクタD
2中のトランジスタTR1がOFFのままであり、出力
線R1はHレベルを維持したままである。入力テスト信
号により出力がHとなるかLとなるかは決まっているの
で、この出力線R1の電位を観測すればセルC2が正常
か否かを判定できる。この方式ではディテクタ回路D1
〜D4が各セル毎に付加されているので、特にセルサイ
ズが小さいときに面積のオーバーヘッドが大きい。従っ
て、本発明者は、ディテクタ回路は行あるいは列で共用
することが望ましい、と考える。以下では、この様な方
針のもとに構成されたテスト回路を説明する。In addition, various modifications can be made without departing from the scope of the present invention. Next, the FPG
A configuration for facilitating the function test of the basic cell in A will be described. This test is usually performed before shipping and is aimed at removing defective products. FIG. 32 shows an example of a conventional test circuit. The detectors are designated O1 to O4 in FIG. Further, in the figure, INT is an input terminal, C1 to C4 are basic cells, and O1 to O4 are output terminals. The operation of testing the basic cell C2 in the figure using this circuit will be described. First, the detector D1
Only T2 of the horizontal control lines T1 and T2 to D4 is set to H level to turn on the transistor TR2 in the detectors D2 and D4, and at the same time, the detector D1 is turned on.
The test output line R1 of D2 is precharged to the H level. When a test signal is applied to the input of the cell C2 in this state, if the output terminal O2 is at H level, the transistor TR1 is turned on and the output line R1 transits to L level. On the other hand, if the output terminal O2 is at L level, the detector D
The transistor TR1 in 2 remains OFF, and the output line R1 maintains H level. Since it is determined whether the output becomes H or L depending on the input test signal, it is possible to determine whether or not the cell C2 is normal by observing the potential of the output line R1. In this system, the detector circuit D1
Since ~ D4 is added to each cell, the area overhead is large especially when the cell size is small. Therefore, the present inventor considers that it is desirable to share the detector circuit in rows or columns. Below, a test circuit configured based on such a policy will be described.
【0041】図22は、テストの実施例であり、前記第
1の実施例の基本ブロック6に対するテストについて述
べる。この図ではある行中の3カラム分のセルが描かれ
ており、このうちの左端のセル1が選択的にテストされ
ている時の各配線に与える電位が書かれている。FIG. 22 shows an embodiment of the test, and the test for the basic block 6 of the first embodiment will be described. In this figure, cells for three columns in a certain row are drawn, and the potential given to each wiring when the leftmost cell 1 among them is selectively tested is written.
【0042】図22において、DTはディテクタであ
り、このディテクタDTには、図に示すように複数の基
本ブロックBBが配線L51〜L54を介して接続され
ている。ディティクタDTの上側の回路においては、電
源電位VDDと接地電位VSSとの間に、トランジスタ
T11,T12,T13が直列に接続されている。トラ
ンジスタT11,T12の接続されたドレインが出力V
out1となっている。トランジスタT12には、トランジ
スタT14〜T16が並列に接続されている。トランジ
スタT12,T14〜T16のゲートにはそれぞれ配線
L51〜L54が接続されている。これらの配線は、ト
ランジスタT21〜T24により、電源電位に接続可能
となっている。In FIG. 22, DT is a detector, and a plurality of basic blocks BB are connected to the detector DT via wirings L51 to L54 as shown in the figure. In the circuit above the detector DT, the transistors T11, T12, T13 are connected in series between the power supply potential VDD and the ground potential VSS. The connected drains of the transistors T11 and T12 output V
It is out1. Transistors T14 to T16 are connected in parallel to the transistor T12. The wirings L51 to L54 are connected to the gates of the transistors T12 and T14 to T16, respectively. These wirings can be connected to the power supply potential by the transistors T21 to T24.
【0043】ディテクタDT内の下側の回路において
は、電源電位と接地電位の間に、トランジスタT31〜
T33が直列に接続されている。トランジスタT32,
T33の接続されたドレインが出力Vout2となってい
る。トランジスタT32にはトランジスタT34〜T3
6が並列に接続されている。トランジスタT32,T3
4〜T36のゲートはそれぞれ配線L51〜L54に接
続されている。トランジスタT11,T13,T31,
T33のゲートには信号φT が加えられる。トランジス
タT21〜T24のゲートには、信号φP が加えられ
る。In the lower circuit in the detector DT, the transistors T31 to T31 are connected between the power supply potential and the ground potential.
T33 is connected in series. Transistor T32,
The connected drain of T33 is the output Vout2. The transistor T32 includes transistors T34 to T3.
6 are connected in parallel. Transistors T32, T3
Gates of 4 to T36 are connected to the wirings L51 to L54, respectively. Transistors T11, T13, T31,
The signal φ T is applied to the gate of T33. The signal φ P is applied to the gates of the transistors T21 to T24.
【0044】配線L51〜L56は、トランジスタT4
1〜T46により基本ブロックBBの各ノードに接続可
能である。カラム1に含まれるトランジスタT41〜T
46のゲートには、電源電位VDDよりもそれらのトラ
ンジスタのしきい値Vthだけ高い電位(VDD+Vth)
を加えて、0〜VDDの範囲の電位を、しきい値落ちな
しに伝搬できるようにしている。このとき、カラム1以
外に含まれる他の基本ブロックBBにおける、トランジ
スタT41〜T46に相当するトランジスタのゲートに
は、GND電位を与えてディテクタDTと完全に切りは
なし、今現実に判定対象としている基本セルの判定へ影
響を与えないようにしておく。配線L55には、トラン
ジスタT61、T71により、GND電位あるいは電源
電位を与えることができる。配線L56にも、トランジ
スタT62,T72により、GND電位あるいは電源電
位を与えることができる。基本ブロックBB中のトラン
スミッションゲートTG1−1,TG1−2,TG2−
1,TG2−2のゲートには、トランジスタT51,T
52;T53,T54により、信号φG1あるいはφG2を
加えることができる。トランスミッションゲートTG1
−1,TG1−2,TG2−1,TG2−2の詳細は、
図2,図3に示した第一および第二のトランスミッショ
ンゲートである。基本ブロックBBの良否判定は、次の
ようにして行う。即ち、トランスファーゲートTG1−
1,TG1−2の中間ノードN1、トランスミッション
TG2−1,TG2−2の中間ノードN2を、トランジ
スタT61,T62,T71,T72,T45,T46
を用いて電源電位VDDまたは接地電位GNDとする。
そして、トランスファーゲートTG1−1,TG1−
2,TG2−1,TG2−2のオフ状態においてリーク
がないこと、オン状態において信号がパスすることをデ
ィテクタDTで、トランジスタT12,T14〜T1
6,T32,T34〜T36のオン、オフに対応する出
力Vout1,Vout2のレベルによって、検出する。その検
出に際しての、具体的なパルスの加え方は、図23のタ
イミングチャートに示される。以下このチャートに基づ
いて説明する。The wirings L51 to L56 are connected to the transistor T4.
It is possible to connect to each node of the basic block BB by 1 to T46. Transistors T41 to T included in column 1
The gate of 46 has a potential (VDD + V th ) higher than the power supply potential VDD by the threshold value V th of those transistors.
In addition, the potential in the range of 0 to VDD can be propagated without threshold drop. At this time, the gates of the transistors corresponding to the transistors T41 to T46 in the other basic blocks BB included in columns other than the column 1 are not completely cut off from the detector DT by applying the GND potential to the basic block which is actually the target of determination. Be careful not to affect the cell judgment. A GND potential or a power supply potential can be applied to the wiring L55 by the transistors T61 and T71. A ground potential or a power supply potential can be applied to the wiring L56 by the transistors T62 and T72. Transmission gates TG1-1, TG1-2, TG2- in basic block BB
1, the gates of TG2-2 have transistors T51, T
52; The signal φ G1 or φ G2 can be added by T53 and T54. Transmission gate TG1
For details of -1, TG1-2, TG2-1, TG2-2,
It is the first and second transmission gates shown in FIGS. 2 and 3. The quality of the basic block BB is determined as follows. That is, the transfer gate TG1-
1, the intermediate node N1 of TG1-2 and the intermediate node N2 of transmissions TG2-1, TG2-2 are connected to transistors T61, T62, T71, T72, T45, T46.
Is used as the power supply potential VDD or the ground potential GND.
Then, the transfer gates TG1-1 and TG1-
2, that there is no leakage in the off state of TG2-1 and TG2-2, and that the signal passes in the on state, the detector DT uses transistors T12, T14 to T1.
6, T32, T34 to T36 are detected by the levels of the outputs Vout1 and Vout2 corresponding to ON / OFF. A specific pulse application method for the detection is shown in the timing chart of FIG. Hereinafter, description will be made based on this chart.
【0045】時刻t1においてはトランスミッションゲ
ートTG1−1,TG1−2,TG2−1,TG2−2
が遮断状態のとき、接地電位がトランスミッションゲー
トの一方の入出力端から他方の入出力端へリークしない
ことが判定される。この判定のためには、トランスミッ
ションゲートTG1−1,TG1−2,TG2−1,T
G2−2のゲートにそれらがオフするゲート電圧をトラ
ンジスタT51〜T54により与えておく。そして、そ
れらの中間ノードN1,N2にGND電位を与える。こ
のとき、トランスミッションゲートTG1−1,TG1
−2,TG2−1,TG2−2が“良”であれば、GN
D電位はトランスミッションゲートTG1,TG1を通
ることはない。しかし、“不良”であれば、GND電位
はトランスミッションゲートTG1−1,TG1−2,
TG2−1,TG2−2を通って配線L51〜L54の
電位を予め与えておいた電源電位VDDより低下させ
る。つまり、GND電位が、本来通らないはずのトラン
スミッションゲートTG1−1,TG1−2,TG2−
1,TG2−2を通るか、通らないかによって、トラン
スミッションゲートTG1−1,TG1−2,TG2−
1,TG2−2の良、不良が判定される。そして、その
判定には、トランスミッションゲートTG1−1,TG
1−2,TG2−1,TG2−2に接続されているL5
1〜L54の電位を、ディテクタDt1の出力Vout2と
して観測することにより、行われる。すなわち、Vout2
の電位はt1以前には接地電位となっているが、予め電
源電位VDDにプリチャージされているL51〜L54
のいずれかが、トランスミッションゲートTG1−1,
TG1−2,TG2−1,TG2−2のいずれかの不良
により電源電位より低下してP型トランジスタT32〜
T36のしきい値分より下がっていると、T32〜T3
6のうち、その不良トランスミッションゲートに相当す
るものがON状態となりVout2は時刻t1で電源電位V
DDに更新される。従って、Vout2が時刻t1において
接地電位のままならトランスミッションゲートTG1−
1,TG1−2,TG2−1,TG2−2は正常、電源
電位VDDならいずれかが不良であることが判定でき
る。そして、トランスミッションゲートTG1−1,T
G1−2,TG2−1,TG2−2をオフ状態としてお
いたときに、VDD電位が通るか、通らないかの判定
は、時刻t3で行われる。この検出はVout1により行わ
れるが検出原理は前記接地電位のときと同様であるので
省略する。また、トランスミッションゲートTG1−
1,TG1−2,TG2−1,TG2−2をオンしてお
き、そのときに、GND電位/VDD電位が正しくパス
するか否かのGNDパス/VDDパスの判定が、t2/
t4で行われる。このテスト方式の特徴は、1ロウ分の
テストを少数のディテクタで行える点と、検出結果を電
圧で出力するのでテスト時間を低減できる点である。
(電流を出力すると、電流測定は時間がかかるので、テ
スト時間が長くなる。)この場合も前記と同じ検出原理
であるので省略する。なお、本発明は上記の実施例に限
定されるものではない。たとえば上述の実施例でのテス
ト手順は任意に変えてもよい。また、プリチャージトラ
ンジスタT21〜T24は、プリチャージ電位が接地電
位ならばn型FETを用いる必要がある。もちろん、L
51〜L54を電源電位と接地電位のいずれの電位にも
プリチャージできるようにしても良い。その他、本発明
の要旨を逸脱しない範囲で種々変形して実施することが
できる。At time t1, transmission gates TG1-1, TG1-2, TG2-1, TG2-2.
Is cut off, it is determined that the ground potential does not leak from one input / output end of the transmission gate to the other input / output end. For this determination, transmission gates TG1-1, TG1-2, TG2-1, T
A gate voltage at which they are turned off is given to the gate of G2-2 by the transistors T51 to T54. Then, the GND potential is applied to the intermediate nodes N1 and N2. At this time, the transmission gates TG1-1, TG1
If -2, TG2-1 and TG2-2 are "good", GN
The D potential does not pass through the transmission gates TG1 and TG1. However, if it is “defective”, the GND potential is the transmission gates TG1-1, TG1-2,
The potentials of the wirings L51 to L54 are made lower than the power supply potential VDD which has been previously given through the TG2-1 and TG2-2. That is, the GND potential should not pass through the transmission gates TG1-1, TG1-2, TG2-.
1, TG2-2 or not, transmission gates TG1-1, TG1-2, TG2-
1, TG2-2 is judged as good or bad. The transmission gates TG1-1 and TG are used for the determination.
L5 connected to 1-2, TG2-1, TG2-2
This is done by observing the potentials of 1 to L54 as the output V out2 of the detector Dt1. That is, V out2
The potential of L5 is the ground potential before t1, but L51 to L54 are precharged to the power supply potential VDD in advance.
Any one of the transmission gates TG1-1,
The potential of the P-type transistor T32-
If it is lower than the threshold value of T36, T32 to T3
Of the six, those corresponding to the defective transmission gate are turned on, and V out2 is the power supply potential V at time t1.
Updated to DD. Therefore, if V out2 remains at the ground potential at time t1, transmission gate TG1-
1, TG1-2, TG2-1, TG2-2 are normal, and if the power supply potential VDD, it can be determined that one is defective. And the transmission gates TG1-1, T
When G1-2, TG2-1, and TG2-2 are in the off state, it is determined at time t3 whether the VDD potential passes or does not pass. This detection is performed by Vout1, but the principle of detection is the same as in the case of the ground potential, and therefore description thereof is omitted. In addition, the transmission gate TG1-
1, TG1-2, TG2-1, TG2-2 are turned on, and at that time, the determination of whether the GND potential / VDD potential passes correctly is t2 /
It is performed at t4. The features of this test method are that a test for one row can be performed with a small number of detectors, and that the detection result is output as a voltage, so that the test time can be reduced.
(If the current is output, the current measurement takes time, so the test time becomes long.) In this case as well, the same detection principle as above is omitted. The present invention is not limited to the above embodiment. For example, the test procedure in the above embodiment may be changed arbitrarily. Further, the precharge transistors T21 to T24 need to use n-type FETs if the precharge potential is the ground potential. Of course, L
51 to L54 may be precharged to any of the power supply potential and the ground potential. In addition, various modifications can be made without departing from the scope of the present invention.
【0046】次に、ユーザが配線の接続を変更できる集
積回路内部の配線長の割当が最適に行われるようにした
実施例について説明する。Next, a description will be given of an embodiment in which the wiring length in the integrated circuit is optimally allocated so that the user can change the wiring connection.
【0047】上述の各種実施例からもわかるように、基
本セルから直接出ている配線(第1の配線)に直交する
方向に配線群(第2の配線)が配置されている。第1,
第2の配線は立体的に交叉しており、第1の配線と第2
の配線の交叉位置のいくつかにはプログラマブル素子が
設けられている。そして、例えば、2つの基本セルを繋
ぐ場合に、どのプログラマブル素子をプログラムすれば
よいかはユーザにまかされている。しかしながら、前に
も述べたように、予め第2の配線を大幅に余裕をもって
作っておくことは実際上むずかしい。このため、必要な
長さの第2の配線が不足することもあり得る。逆に、不
要な長さの配線が余ることもある。As can be seen from the above-described various embodiments, the wiring group (second wiring) is arranged in the direction orthogonal to the wiring (first wiring) directly extending from the basic cell. First,
The second wiring intersects three-dimensionally, and the first wiring and the second wiring
Programmable elements are provided at some of the intersections of the wirings. Then, for example, when connecting two basic cells, it is up to the user to decide which programmable element should be programmed. However, as described above, it is actually difficult to make the second wiring with a large margin beforehand. Therefore, the second wiring having a required length may be insufficient. On the contrary, there may be an unnecessary length of wiring left.
【0048】本発明者は、このような点に鑑みて、既存
のゲートアレイの配線を解析し、配線の長さの分布を調
べた。その結果、図24のグラフを得ることができた。
このグラフから、本発明者は、配線の本数とその長さが
ほぼべき乗の関係にあることを知得するに至った。この
知得に基づき、第2の配線の本数分布を、長さを変数と
するある関数で割り付ければよいという結論に達した。In view of such a point, the present inventor analyzed the wiring of the existing gate array and investigated the distribution of the wiring length. As a result, the graph of FIG. 24 could be obtained.
From this graph, the present inventor has come to know that the number of wirings and the length thereof have an almost exponential relationship. Based on this knowledge, it was concluded that the number distribution of the second wirings should be assigned by a certain function having the length as a variable.
【0049】このように構成しておけば、ユーザがプロ
グラマブル素子のプログラムにより、配線接続を任意に
行えるようにしても、配線リソースが必要十分なものと
なり、チップ面積の有効利用が可能となる。With such a configuration, even if the user can arbitrarily perform the wiring connection by programming the programmable element, the wiring resources become necessary and sufficient, and the chip area can be effectively used.
【0050】以下に、本発明者による解析について詳細
に説明する。第2の配線に対し、配線の本数は長さの単
調減少関数により表現する。すなわち、ある長さの配線
の本数は、これより長い配線の本数よりは多く、短い配
線の本数よりは少なくなっている。これをさらに定量的
に表現すると次のようになる。横軸にある単位で表した
配線の長さの対数を、縦軸にその本数の対数をプロット
しその最小二乗直線の傾きkを求めると−3≦k≦−2
の関係がある。図25は本発明は実施例を示したもので
あり、ある長さの配線の本数は、配線長の−2.5乗の
依存性を持っている。この実施例における長さの単位は
基本セルの一辺の長さとなっている。The analysis by the present inventor will be described in detail below. For the second wiring, the number of wirings is expressed by a monotonically decreasing function of length. That is, the number of wires of a certain length is greater than the number of wires longer than this and less than the number of wires shorter than this. This can be expressed more quantitatively as follows. The logarithm of the wiring length expressed in a unit on the horizontal axis and the logarithm of the number of wires on the vertical axis are plotted, and the slope k of the least-squares straight line is calculated. −3 ≦ k ≦ −2
Have a relationship. FIG. 25 shows an embodiment of the present invention, in which the number of wirings of a certain length has a dependency of the wiring length to the -2.5th power. The unit of length in this embodiment is the length of one side of the basic cell.
【0051】[0051]
【発明の効果】本発明によれば、セルの利用効率が高
く、高速なFPGAを得ることができる。According to the present invention, a high-speed FPGA with high cell utilization efficiency can be obtained.
【0052】そして、基本ブロック中のトランスミッシ
ョンゲートの良否を出荷前に適正に判定することができ
る。Then, the quality of the transmission gate in the basic block can be properly judged before shipping.
【0053】さらに、配線リソースが必要十分なものと
なり、チップ面積の有効利用が可能となる。Further, the wiring resources are necessary and sufficient, and the chip area can be effectively used.
【図1】本発明の第1の実施例。FIG. 1 is a first embodiment of the present invention.
【図2】第1のタイプのトランスミッションゲートの構
成と記号。FIG. 2 is a configuration and a symbol of a first type transmission gate.
【図3】第2のタイプのトランスミッションゲートの構
成と記号。FIG. 3 is a configuration and symbol of a second type of transmission gate.
【図4】プログラマブル素子の特性の説明図。FIG. 4 is an explanatory diagram of characteristics of a programmable element.
【図5】本発明の第1の実施例によるインバータの構成
例ならびに真理値表。FIG. 5 is a configuration example and a truth table of the inverter according to the first embodiment of the present invention.
【図6】本発明の第1の実施例によるバッファの構成例
ならびに真理値表。FIG. 6 is a configuration example of a buffer and a truth table according to the first embodiment of the present invention.
【図7】本発明の第1の実施例による2入力NANDの
構成例ならびに真理値表。FIG. 7 is a configuration example and a truth table of a 2-input NAND according to the first embodiment of the present invention.
【図8】本発明の第1の実施例による2入力ANDの構
成例ならびに真理値表。FIG. 8 is a configuration example and a truth table of a 2-input AND according to the first embodiment of the present invention.
【図9】本発明の第1の実施例によるトライステート・
インンバータの構成例ならびに真理値表。FIG. 9 is a tristate circuit according to a first embodiment of the present invention.
Inverter configuration example and truth table.
【図10】本発明の第1の実施例によるトライステート
・バッファの構成例ならびに真理値表。FIG. 10 is a configuration example and a truth table of a tri-state buffer according to the first embodiment of the present invention.
【図11】本発明の第1の実施例による2入力排他的論
理和の構成例、真理値表ならびに接続図。FIG. 11 is a configuration example of a 2-input exclusive OR, a truth table and a connection diagram according to the first embodiment of the present invention.
【図12】本発明の第1の実施例のD−フリップフロッ
プの構成例、真理値表ならびに接続図。FIG. 12 is a configuration example, a truth table, and a connection diagram of the D-flip-flop of the first embodiment of the present invention.
【図13】本発明の第2の実施例。FIG. 13 is a second embodiment of the present invention.
【図14】本発明の第2の実施例による論理回路構成
例。FIG. 14 is an example of a logic circuit configuration according to the second embodiment of the present invention.
【図15】本発明の第3の実施例。FIG. 15 shows a third embodiment of the present invention.
【図16】本発明の第4の実施例。FIG. 16 is a fourth embodiment of the present invention.
【図17】本発明の第5の実施例。FIG. 17 is a fifth embodiment of the present invention.
【図18】本発明の第5の実施例による2入力NAND
の構成例、真理値表ならびに接続図。FIG. 18 is a two-input NAND according to the fifth embodiment of the present invention.
Configuration example, truth table and connection diagram.
【図19】本発明の第5の実施例による2入力デコーダ
の構成例、真理値表ならびに接続図。FIG. 19 is a configuration example, a truth table and a connection diagram of a 2-input decoder according to the fifth embodiment of the present invention.
【図20】本発明の第5の実施例によるパリティジェネ
レータの構成例、真理値表ならびに接続図。FIG. 20 is a configuration example, a truth table, and a connection diagram of a parity generator according to a fifth embodiment of the present invention.
【図21】本発明の実施例としてのプログラマブル素子
の間引きの例。FIG. 21 is an example of thinning out programmable elements as an embodiment of the present invention.
【図22】本発明の実施例のテストを説明する全体的構
成図。FIG. 22 is an overall configuration diagram illustrating a test of an example of the present invention.
【図23】図22におけるテストを説明するタイミング
チャート。FIG. 23 is a timing chart illustrating the test in FIG. 22.
【図24】ゲートアレイにより試作したLSI中の配線
長と本数の関係を示す図。FIG. 24 is a diagram showing the relationship between the wiring length and the number of wirings in an LSI manufactured by trial using a gate array.
【図25】本発明の配線本数決定法による配線本数分布
の実施例。FIG. 25 is an example of distribution of the number of wirings by the method for determining the number of wirings of the present invention.
【図26】多入力マルチプレクサを用いたFPGAの基
本セルの従来例。FIG. 26 is a conventional example of an FPGA basic cell using a multi-input multiplexer.
【図27】トランジスタ単体セルを用いたFPGAの従
来例。FIG. 27 is a conventional example of an FPGA using a single transistor cell.
【図28】本発明の第6実施例。FIG. 28 shows a sixth embodiment of the present invention.
【図29】その第6実施例によって構成したフリップフ
ロップ。FIG. 29 is a flip-flop constructed according to the sixth embodiment.
【図30】第1、第2のトランスミッションゲートのゲ
ート端子間にプログラマブル素子をプログラムすること
により、それらのゲート端子を共通に接続するようにし
た例。FIG. 30 is an example in which programmable gates are programmed between the gate terminals of the first and second transmission gates so that the gate terminals are commonly connected.
【図31】プログラマブル素子の誤書き込み防止の説明
図。FIG. 31 is an explanatory diagram of erroneous writing prevention of a programmable element.
【図32】従来のテスト回路例である。FIG. 32 is an example of a conventional test circuit.
1 n型電界効果トランジスタ
2 p型電界効果トランジスタ
3 インバータ
4 第1のタイプのトランスミッションゲート
5 第2のタイプのトランスミッションゲート
6 基本ブロック
7 配線群
8 セルの節点に接続した配線群
9 プログラマブル素子
10 一方の入力の反転した2入力NANDのMIL記
号
101 マルチプレクサ1 n-type field effect transistor 2 p-type field effect transistor 3 inverter 4 first type transmission gate 5 second type transmission gate 6 basic block 7 wiring group 8 wiring group 9 connected to node of cell 9 programmable element 10 one side 2-input NAND MIL symbol 101 multiplexer with inverted inputs
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市 田 真 琴 神奈川県川崎市幸区小向東芝町1 株式 会社東芝 多摩川工場内 (56)参考文献 特開 平2−105626(JP,A) 特開 昭53−79339(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 19/00 H01L 21/82 H01L 27/118 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Makoto Ichida, Makoto Ichida, Komukai Toshiba-cho, Kouki-ku, Kawasaki-shi, Kanagawa 1 Inside the Tamagawa Plant, Toshiba Corporation (56) Reference JP-A-2-105626 (JP, A) Kai 53-79339 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H03K 19/00 H01L 21/82 H01L 27/118
Claims (11)
れ、プログラムすることにより両者をその交差部分にお
いて導通させる複数の第1スイッチ手段と、 ゲート電圧が高い時に導通する第1のトランスミッショ
ンゲートと、ゲート電圧が低い時に導通する第2のトラ
ンスミッションゲートとを有し、前記第1、第2のトラ
ンスミッションゲートのゲートが互いに直接的に接続さ
れて、共通ゲートとなっている基本セルと、を備え、前記第1のトランスミッションゲート及び前記第2のト
ランスミッションゲートのそれぞれにおける、一方の入
出力端、他方の 入出力端及び前記共通ゲートは、前記第
1の配線のいずれかに接続されている、フィールドプロ
グラマブルゲートアレイ。1. A plurality of the first wiring or Ranaru first wiring group, and a plurality of second wiring or Ranaru second wiring group, exchange of the first wiring and the second wiring It is installed in the fork part, and both can be placed at the intersection by programming .
And a plurality of first switch means for conducting the first transmission gate, a first transmission gate conducting when the gate voltage is high, and a second transmission gate conducting when the gate voltage is low. The gates of the gates are directly connected to each other.
And a basic cell serving as a common gate, the first transmission gate and the second transistor.
One of the Lance Mission Gates
The field programmable gate array, wherein the output terminal, the other input / output terminal, and the common gate are connected to any of the first wirings.
する請求項1に記載のフィールドプログラマブルゲート
アレイ。 2. Having one said basic cell,
The field programmable gate according to claim 1.
array.
方の入出力端と前記第2のトランスミッションゲートの
一方の入出力端とが接続されて第1の共通入出力端とな
っており、この第1の共通入出力端が前記第1の配線の
1つに接続されていることを特徴とする請求項2に記載
のフィールドプログラマブルゲートアレイ。 3. One of the first transmission gates
One input / output terminal and the second transmission gate
One of the input / output terminals is connected to form the first common input / output terminal.
This first common input / output terminal is connected to the first wiring.
It is connected to one, The claim 2 characterized by the above-mentioned.
Field programmable gate array.
する請求項1に記載のフィールドプログラマブルゲート
アレイ。 4. A plurality of the basic cells are provided.
The field programmable gate according to claim 1.
array.
ンスミッションゲートの一方の入出力端と前記第2のト
ランスミッションゲートの一方の入出力端とが接続され
て第 1の共通入出力端となっており、この第1の共通入
出力端が前記第1の配線の1つに接続されていることを
特徴とする請求項4に記載のフィールドプログラマブル
ゲートアレイ。 5. The first traffic in each of the basic cells
One of the input / output terminals of the transmission gate and the second transistor
One end of the lance mission gate is connected to
Is the first common input / output terminal.
That the output end is connected to one of the first wires
The field programmable according to claim 4,
Gate array.
る前記基本セルの前記第2のトランスミッションゲート
の一方の入出力端と、隣接する前記基本セルの前記第2
のトランスミッションゲートの他方の入力端子と、が順
次直列に接続されて第2の共通入出力端となっており、
この第2の共通入出力端が前記第1の配線の1つに接続
されていることを特徴とする請求項4に記載のフィール
ドプログラマブルゲートアレイ。 6. In the adjacent ones of the basic cells,
The second transmission gate of the basic cell
One input / output terminal and the second cell of the adjacent basic cell.
And the other input terminal of the transmission gate of
Next is connected in series to form the second common input / output terminal,
The second common input / output terminal is connected to one of the first wirings.
The feel according to claim 4, characterized in that
Deprogrammable gate array.
る前記基本セルの前記第1のトランスミッションゲート
の一方の入出力端と、隣接する前記基本セルの第1のト
ランスミッションゲートの他方の入出力端子と、が順次
直列に接続されて第3の共通入出力端となっており、こ
の第3の共通入出力端が前記第1の配線の1つに接続さ
れていることを特徴とする請求項6に記載のフィールド
プログラマブルゲートアレイ。 7. In the adjacent ones of the basic cells,
The first transmission gate of the basic cell
One input / output terminal and the first transistor of the adjacent basic cell.
The other input / output terminal of the lance mission gate is sequentially
It is connected in series and serves as the third common input / output terminal.
Has a third common input / output terminal connected to one of the first wirings.
Field according to claim 6, characterized in that
Programmable gate array.
れ、プログラムすることにより両者をその交差部分にお
いて導通させる複数の第1スイッチ手段と、 ゲート電圧が高い時に導通する第1のトランスミッショ
ンゲートと、ゲート電圧が低い時に導通する第2のトラ
ンスミッションゲートとを有し、前記第1、第2のトラ
ンスミッションゲートのゲートが互いにプログラムによ
り導通する第2スイッチング手段を介して間接的に接続
されて、共通ゲートとなっている基本セルと、を備え、 前記第1のトランスミッションゲート及び前記第2のト
ランスミッションゲートのそれぞれの入出力端及び前記
共通ゲートは、前記第1の配線のいずれかに接続されて
いる、フィールドプログラマブルゲートアレイ。8. A plurality of first wiring or Ranaru first wiring group, crossing the plurality of the second wiring or Ranaru second wiring group, the first wiring and the second wiring It is installed in the part, and both can be placed at the intersection by programming .
And a plurality of first switch means for conducting the first transmission gate, a first transmission gate conducting when the gate voltage is high, and a second transmission gate conducting when the gate voltage is low. The gates of the gates are programmed by each other
Indirect connection via the second switching means that conducts
And a common cell serving as a common gate, wherein the input / output terminals of the first transmission gate and the second transmission gate and the common gate are connected to any one of the first wirings. Connected, field programmable gate array.
ョンゲートの一方の入出力端に高電位及び低電位の一方
を選択的に与える電圧供給手段と、 前記第2スイッチング手段をプログラムする前には、ゲ
ート電圧を強制的に制御し、トランスミッションゲート
を導通状態あるいは遮断状態にすることができる手段
と、 前記各トランスミッションゲートの前記一方の入出力端
とは異なる他方の入出力端に接続され、高電位あるいは
低電位を与える電圧供給手段と、 前記他方の入出力端の電位が高電位であるか否かを判定
する手段と、 前記他方の入出力端の電位が低電位であるか否かを判定
する手段と、を備える事を特徴とする請求項8に記載の
フィールドプログラマブルゲートアレイ。9. One of a high potential and a low potential at one input / output terminal of each transmission gate forming the basic cell.
And a means for selectively controlling the gate voltage to make the transmission gate conductive or cut-off before programming the second switching means, and each of the transmissions. the said one input terminal of the gate is connected to a different other of the input and output terminals, determining a voltage supply means for providing a high potential or low potential, whether the potential of the other input and output terminals is a high potential 9. The field programmable gate array according to claim 8 , further comprising: means for determining whether or not the potential of the other input / output terminal is a low potential.
ランスミッションゲートと、ゲート電圧が低い時に導通
する第2のトランスミッションゲートとを有し、前記第
1、第2のトランスミッションゲートのゲートが互いに
直接的に接続されて、共通ゲートとなっている基本セル
と、 前記基本セルにおける前記第1、第2のトランスミッシ
ョンゲートの一方の入出力端に高電位及び低電位の一方
を選択的に与える第1電圧供給手段と、 前記第1、第2のトランスミッションゲートのゲート電
圧を強制的に制御し、前記第1、第2のトランスミッシ
ョンゲートを導通状態あるいは遮断状態に選択的に設定
することができる手段と、 前記各トランスミッションゲートの前記一方の入出力端
とは異なる他方の入出力端に接続され、高電位あるいは
低電位を与える第2電圧供給手段と、 前記他方の入出力端の電位が高電位であるか低電位であ
るかを判定する判定手段と、 を備えることを特徴とするフィールドプログラマブルゲ
ートアレイ。10. A first transmission gate, which conducts when a gate voltage is high, and a second transmission gate, which conducts when a gate voltage is low .
The gates of the first and second transmission gates are
A basic cell that is directly connected to serve as a common gate; and a first cell that selectively applies one of a high potential and a low potential to one input / output terminal of the first and second transmission gates of the basic cell. One voltage supply means, and means for forcibly controlling the gate voltages of the first and second transmission gates to selectively set the first and second transmission gates to a conductive state or a cutoff state. If, connected to said other of the input and output terminals different from the one of the input and output ends of the transmission gate, a second voltage supply means for providing a high potential or a low potential, the potential of the other input and output ends are a high potential And a low potential, and a field programmable gate array, comprising:
と、 前記第1、第2の配線間に設けられ、プログラムするこ
とにより両者を選択的に接続することができるスイッチ
ング手段と、を備え、 前記第2の配線の本数がその長さに対し単調減少関数で
表現でき、その長さ依存性は長さの−2乗から−3乗の
範囲内にある、半導体集積回路。11. A plurality of circuit elements, a plurality of first wirings connected to the circuit elements, a plurality of second wirings for connecting between the first wirings, and the first and second wirings. Switching means provided between the wirings and capable of selectively connecting both by programming, the number of the second wirings can be expressed by a monotonically decreasing function with respect to the length thereof, and the length thereof A semiconductor integrated circuit in which the dependence is within the range of −2 to −3 of the length.
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JPH0799439A JPH0799439A (en) | 1995-04-11 |
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Family Applications (1)
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-
1994
- 1994-05-02 JP JP09350594A patent/JP3410811B2/en not_active Expired - Lifetime
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