JPH0362397A - Sense amplifier circuit for semiconductor memory - Google Patents

Abstract

PURPOSE:To reduce the propagation time at address change by adopting the constitution such that a current of a current source is tentatively increased when an address signal selecting a cell of a memory cell array section is changed. CONSTITUTION:A current source of an ECL circuit section 1 consists of n- channel MOS transistors (TRs) M1, M2. Only the TR M1 is conductive normally by a sense amplifier select signal SS and a current I0. Thus, the amplitude of output signals Q, Q of the circuit section 1 is I0R and it is an input potential difference signal of a level conversion section 2. When any of address signals A1 -An is changed, a pulse generating circuit 3 generates a pulse signal with a prescribed width. The pulse enters via a delay circuit 4 into a gate comprising the TR M2, which is conductive for a prescribed period only. Let the current be IP, the current of the power supply is I0+IP. The amplitude of output signals Q, Q is (I0 +IP)R, it is an input potential difference signal to the conversion section 2 to decrease the propagation delay time.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＳＲＡＭ等の半導体メモリに使用されるセン
スアンプ回路に関し、特に、ＥＣＬレベルの信号をＣＭ
ＯＳレベルに変換する回路を備えたセンスアンプ回路に
関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a sense amplifier circuit used in semiconductor memories such as SRAMs, and in particular, the present invention relates to sense amplifier circuits used in semiconductor memories such as SRAMs.
The present invention relates to a sense amplifier circuit including a circuit for converting to an OS level.

［従来の技術］ 従来、この種半導体メモリのセンスアンプ回路は、第６
図に示すようにメモリセルアレイ部６がらの出力信号Ｍ
、Ｈを入力信号としＥＣＬレベルの出力信号Ｑ、ｑを出
力するＥＣＬ回路部１と、この出力信号Ｑ、可を入力信
号としＣＭＯＳレベルの出力信号りを出力するレベル変
換部２により構成されている。ここで、ＥＣＬ回路部１
は、対のバイポーラトランジスタＴ、、Ｔ２と、それぞ
れのトランジスタのコレクタに接続され、た抵抗Ｒ，Ｒ
と、センスアンプセレクト信号ｓｓ′がゲートに入力さ
れるｎチャネルＭＯ３）ランジスタＭ１により構成され
、また、レベル変換回路部２は、信号Ｑ、ｑが入力され
るｐチャネルＭｏｓトランジスタＭ３　、Ｍ４と、それ
ぞれのトランジスタＭ　ｇ　、Ｍ　ａに接続されたｎチ
ャネルＭＯｓトランジスタＭ５、Ｍ６により構成される
。なお、メモリセルアレイ部６内のセルは、アドレス入
力端子７にアドレス入力信号Ａ１、Ａ２、・・・Ａ、を
受けるデコード回路によって選択される。[Prior Art] Conventionally, the sense amplifier circuit of this type of semiconductor memory has a sixth
As shown in the figure, the output signal M from the memory cell array section 6
, H as input signals and outputs ECL level output signals Q and q, and a level conversion section 2 that takes these output signals Q and H as input signals and outputs CMOS level output signals. There is. Here, ECL circuit section 1
are a pair of bipolar transistors T, , T2 and resistors R, R connected to the collectors of each transistor.
The level conversion circuit section 2 is composed of p-channel Mos transistors M3 and M4 to which signals Q and q are input. It is composed of n-channel MOS transistors M5 and M6 connected to respective transistors M g and M a. Note that the cells in the memory cell array section 6 are selected by a decoding circuit that receives address input signals A1, A2, . . . A at address input terminals 7.

［発明が解決しようとする課題］ 上述した従来のセンスアンプ回路では、ＥＣＬ回路部の
出力信号Ｑ、′Ｃｉ：の電位差振幅ΔＶは、Ｍ○Ｓトラ
ンジスタＭ１によって供給される電流を■とし、抵抗Ｒ
の抵抗値をＲとして、ΔＶ＝Ｉ・Ｒで与えられる。而し
て、レベル変換部２の伝播遅延時間は入力信号の振幅Δ
Ｖが大きいほど短縮される。従って伝播遅延時間を短縮
するには、電流Ｉまたは抵抗Ｒを大きくする必要がある
。しかし、抵抗を大きくするには集積回路において拡散
抵抗を長くする必要があるので、この抵抗に付く容量が
増加し、抵抗値が増加したことと相俟って電流Ｉによる
充放電時間、すなわちＥＣＬ回路部１の伝播遅延時間が
増大する。それ故、センスアンプの伝播遅延時間を短縮
するには、電流■を増加させなければならないが、その
ようにした場合には消費電力が増加するという問題を生
じる。[Problems to be Solved by the Invention] In the conventional sense amplifier circuit described above, the potential difference amplitude ΔV between the output signals Q and 'Ci: of the ECL circuit section is determined by assuming that the current supplied by the M○S transistor M1 is R
When the resistance value of is R, it is given by ΔV=I·R. Therefore, the propagation delay time of the level converter 2 is determined by the amplitude Δ of the input signal.
The larger V is, the shorter it is. Therefore, in order to shorten the propagation delay time, it is necessary to increase the current I or the resistance R. However, in order to increase the resistance, it is necessary to lengthen the diffused resistance in the integrated circuit, so the capacitance attached to this resistance increases, and together with the increase in resistance value, the charging/discharging time due to the current I, that is, the ECL The propagation delay time of the circuit section 1 increases. Therefore, in order to shorten the propagation delay time of the sense amplifier, it is necessary to increase the current {circle over (2)}, but this causes the problem of increased power consumption.

［課題を解決するための手段］ 本発明のセンスアンプ回路は、差動動作をする一対のバ
イポーラトランジスタと該一対のバイポーラトランジス
タへ電流を供給する電流源を有しメモリセルアレイ部か
ら相補信号を受けるＥＣＬ回路部と、該ＥＣＬ回路部の
出力信号を受けこの信号をＣＭＯＳレベルの信号に変換
するレベル変換部から構成されるものであって、前記電
流源の電流はメモリセルアレイ部のセルを選択するアド
レス信号が変化したときに一時的に増加せしめられるよ
うに構成されている。[Means for Solving the Problems] A sense amplifier circuit of the present invention includes a pair of bipolar transistors that operate differentially and a current source that supplies current to the pair of bipolar transistors, and receives complementary signals from a memory cell array section. It is composed of an ECL circuit section and a level conversion section that receives an output signal from the ECL circuit section and converts this signal into a CMOS level signal, and the current from the current source selects a cell in the memory cell array section. It is configured to be temporarily increased when the address signal changes.

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.

第１図は、本発明の一実施例を示す回路図である。同図
において、第６図の従来例に共通する部分には同一の参
照記号が付されているので重複する説明は省略する。こ
の実施例では、ＥＣＬ回路部１の電流源はｎチャネルＭ
ＯＳ）−ランジスタＭ１、Ｍ２で構成されている。通常
はこのセンスアンプを選択するセンスアンプセレクト信
号ＳＳにより、ＭＯＳ）ランジスタＭ１のみが導通し、
電流Ｉ。が流れている。従って、抵抗Ｒ，ＨによってＥ
ＣＬ回路の出力信号Ｑ、Ｃの振幅はＩＯＲとなり、これ
がレベル変換部２の入力電位差信号となる。いま、アド
レス信号Ａ１、Ａ２、・・・Ａｏのうちのいずれかが変
化した場合、その変化を受けて、パルス発生回路３があ
る一定幅のパルス信号を発生する。このパルスは、ある
適当な遅延時間を与える遅延回路４を経て、ＥＣＬ回路
部の電流源を構成するもうひとつのＭＯＳトランジスタ
Ｍ２のゲートに入り、パルス幅に応じた一定期間のみ、
ＭＯＳ）ランジスタＭ２を導通させる。このトランジス
タに流れる電流をＩＰとするとこの期間中、電流源電流
は通常よりも大きな電流Ｉ。＋Ｉｐとなる。このとき、
ＥＣＬ回路部の出力信号Ｑ、可の振幅は（Ｉｏ＋Ｉｐ）
Ｒとなり、これがレベル変換回路２の入力電位差信号と
なる。このアドレス信号が変化したときの出力信号Ｑ、
Ｃの変化の状況を第２図に示す。FIG. 1 is a circuit diagram showing one embodiment of the present invention. In this figure, parts common to the conventional example shown in FIG. 6 are given the same reference symbols, and therefore redundant explanations will be omitted. In this embodiment, the current source of the ECL circuit section 1 is an n-channel M
OS) - consists of transistors M1 and M2. Normally, only the MOS transistor M1 becomes conductive due to the sense amplifier select signal SS that selects this sense amplifier.
Current I. is flowing. Therefore, due to the resistances R and H, E
The amplitude of the output signals Q and C of the CL circuit becomes IOR, which becomes the input potential difference signal of the level converter 2. Now, when any of the address signals A1, A2, . . . Ao changes, the pulse generation circuit 3 generates a pulse signal of a certain width in response to the change. This pulse passes through a delay circuit 4 that provides a certain appropriate delay time, enters the gate of another MOS transistor M2 that constitutes the current source of the ECL circuit section, and is transmitted only for a certain period of time depending on the pulse width.
MOS) transistor M2 is made conductive. If the current flowing through this transistor is IP, then during this period, the current source current is a larger current I than normal. +Ip. At this time,
The amplitude of the output signal Q of the ECL circuit section is (Io+Ip)
R, which becomes the input potential difference signal of the level conversion circuit 2. Output signal Q when this address signal changes,
Figure 2 shows the changes in C.

一方レベル変換回路２の入出力特性は、第３図に示すよ
うに、ＤＣ的には数百ｍＶの入力信号振幅で十分にスイ
ッチング可能である。しかし、入力信号Ｑ、Ｑの振幅に
対するレベル変換回路２の伝播遅延時間ｔｐｄは、第４
図に示す特性を有しており、振幅が大きいはどｔｐｄは
小さくなる。よって、ＤＣ的には十分スイッチング可能
な入力電位差信号のレベルにＩｏＲを設定しかつｔｐｄ
が十分に小さくなるレベルに（Ｉｎ　＋Ｉｐ　）Ｒを設
定すれば、消費電力を小さく、伝播遅延時間を十分に小
さくすることが可能である。On the other hand, the input/output characteristics of the level conversion circuit 2, as shown in FIG. 3, allow sufficient switching with an input signal amplitude of several hundred mV in terms of DC. However, the propagation delay time tpd of the level conversion circuit 2 with respect to the amplitude of the input signals Q and Q is
It has the characteristics shown in the figure, and the larger the amplitude, the smaller tpd. Therefore, the IoR is set to the level of the input potential difference signal that can be sufficiently switched in terms of DC, and the tpd
By setting (In +Ip)R to a level where the value of (In +Ip) is sufficiently small, it is possible to reduce power consumption and propagation delay time sufficiently.

第５図は、本発明の他の実施例を示す回路図である。こ
の実施例では、ＥＣＬ回路部１の電流源トランジスタに
はｎチャネルＭＯＳ）ランジスタＭ１１個だけが用いら
れている。トランジスタＭ１には、センスアンプセレク
ト信号ＳＳと、パルス発生回路３、遅延回路４を介して
アドレス信号の変化信号が与えられるゲート電位設定回
路８によってゲート電圧が印加される。ゲート電位設定
回路８に入力されているセンスアンプセレクト信号ＳＳ
が活性化したときには、設定回路８は、トランジスタＭ
１が定常電流ＩＯを流せるゲート電位ＶＧｏを発生する
ようになされている。ここで、アドレス信号Ａ　Ｉ　＋
　Ａ２　、・・・Ａ、、が変化した場合には、先の実施
例と同様にパルス発生回路３で発生したパルスが遅延回
路４を経てゲート電位設定回路８に入り、ある一定期間
のみ、ゲート電位をＶＧＰと変化させる。このときのＥ
ＣＬ回路部１の電流源電流がＩＯ＋Ｉｐとなるようにｖ
ｏｐを設定しておけば、先の実施例と同様に、通常時に
は■。、アドレス信号変化時にはＩｏ＋ＩＰの電流源電
流の流れるＥＣＬ回路部を得ることができる。FIG. 5 is a circuit diagram showing another embodiment of the present invention. In this embodiment, only 11 n-channel MOS transistors M1 are used as current source transistors in the ECL circuit section 1. A gate voltage is applied to the transistor M1 by a gate potential setting circuit 8 to which a change signal of an address signal is applied via a sense amplifier select signal SS, a pulse generation circuit 3, and a delay circuit 4. Sense amplifier select signal SS input to gate potential setting circuit 8
When the transistor M is activated, the setting circuit 8
1 generates a gate potential VGo through which a steady current IO can flow. Here, address signal A I +
When A2, . Change the potential to VGP. E at this time
v so that the current source current of the CL circuit section 1 becomes IO+Ip.
If OP is set, ■ is normally set as in the previous embodiment. , it is possible to obtain an ECL circuit section in which a current source current of Io+IP flows when the address signal changes.

［発明の効果コ 以上説明したように、本発明によれば、センスアンプ回
路のＥＣＬ回路部に通常時にはＥＣＬ回路部の差動回路
がスイッチングできるだけの電流を流しておき、アドレ
ス信号が変化したとき、すなわち、センスアンプへの入
力信号が変化する可能性のあるときに一時的にＥＣＬ回
路部に供給する電流源電流を増加させることができるの
で、通常時の消費電力を減少せしめ、アドレス変化時の
伝播遅延時間を短縮させることができる。[Effects of the Invention] As explained above, according to the present invention, a current sufficient to switch the differential circuit of the ECL circuit is caused to flow through the ECL circuit section of the sense amplifier circuit under normal conditions, and when the address signal changes. In other words, it is possible to temporarily increase the current source current supplied to the ECL circuit section when the input signal to the sense amplifier may change, reducing power consumption during normal operation and reducing power consumption when the address changes. The propagation delay time can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例を示す回路図、第２図乃至
第４図は、その動作説明図、第５図は、本発明の他の実
施例を示す回路図、第６図は、従来例を示す回路図であ
る。 １・・・ＥＣＬ回路部、　　２・・・レベル変換部、３
・・・パルス発生回路、　　４・・・遅延回路、　　５
・・・デコード回路、　　　６・・・メモリセルアレイ
部、７・・・アドレス入力端子、　　８・・・ゲート電
位設定回路、　　ｓｓ’、ｓｓ・・・センスアンプセレ
クト信号、　　Ｔ１、Ｔ２・・・バイポーラトランジス
タ、Ｍｌ、Ｍ２　、Ｍ５　、Ｍｂ−ｎチャネルＭＯＳト
ランジスタ、　　　Ｍ、＝　Ｍ４・・・ｐチャネルＭＯ
３ｔ−ランジスタ、　　Ｍ、Ｎ・・・メモリセルアレイ
部出力信号、　　Ｑ、Ｑ・・・ＥＣＬ回路部出力信号、
Ｄ・・・レベル変換部出力信号。FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIGS. 2 to 4 are diagrams explaining its operation, FIG. 5 is a circuit diagram showing another embodiment of the present invention, and FIG. 1 is a circuit diagram showing a conventional example. 1... ECL circuit section, 2... Level conversion section, 3
...Pulse generation circuit, 4...Delay circuit, 5
...Decode circuit, 6...Memory cell array section, 7...Address input terminal, 8...Gate potential setting circuit, ss', ss...Sense amplifier select signal, T1, T2...Bipolar Transistor, Ml, M2, M5, Mb-n channel MOS transistor, M, = M4...p channel MO
3t-transistor, M, N...Memory cell array section output signal, Q, Q...ECL circuit section output signal,
D...Level converter output signal.

Claims (1)

【特許請求の範囲】[Claims] 差動動作を行う一対のバイポーラトランジスタと該一対
のバイポーラトランジスタに対する電流源とを有しメモ
リセルアレイ部からの相補信号を受けるＥＣＬ回路部と
、ＣＭＯＳ回路によつて構成され前記ＥＣＬ回路部の出
力信号を受けるレベル変換部とを具備する半導体メモリ
のセンスアンプ回路において、前記電流源の電流はメモ
リセルアレイ部のセルを選択するアドレス信号が変化し
たときに一時的増加せしめられることを特徴とする半導
体メモリのセンスアンプ回路。an ECL circuit section that includes a pair of bipolar transistors that perform differential operation and a current source for the pair of bipolar transistors and receives complementary signals from the memory cell array section; and an output signal of the ECL circuit section that is composed of a CMOS circuit. A sense amplifier circuit for a semiconductor memory comprising a level converting section that receives a signal from the current source, wherein the current of the current source is temporarily increased when an address signal for selecting a cell in a memory cell array section changes. sense amplifier circuit.