JPS59181561A - 高電圧ｍｏｓ・バイポ−ラパワ−トランジスタ装置 - Google Patents
高電圧ｍｏｓ・バイポ−ラパワ−トランジスタ装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は大略パワートランジスタ装置に関するものであ
って、特に高電圧（４００ボルト乃至２，０００ボルト
）適用に適したＭＯＳ・バイポーラパワートランジスタ
装置に関するものである。
って、特に高電圧（４００ボルト乃至２，０００ボルト
）適用に適したＭＯＳ・バイポーラパワートランジスタ
装置に関するものである。
理想的には、パワートランジスタは絶縁ゲート型の駆動
を有するぺぎてあって、即ち、高電流利−得を有し、二
次ブレークタウンがなく、低い導通抵抗を有すると共に
、高電流密度を有し、且つコミュテーション時間制限が
なく、高速スイッチング動作を行ない、ｄｖ／ｄｔがな
く（又は極めて高く）且つｃｌｉ／ｄｔ限界が極めて高
く、高電流又は両側冷却用のパンケージに容易に適用可
能であり、又モノリシック集積回路に構成させる場合に
、集積回路面積の最適な利用が可能であることが要求さ
れる。
を有するぺぎてあって、即ち、高電流利−得を有し、二
次ブレークタウンがなく、低い導通抵抗を有すると共に
、高電流密度を有し、且つコミュテーション時間制限が
なく、高速スイッチング動作を行ない、ｄｖ／ｄｔがな
く（又は極めて高く）且つｃｌｉ／ｄｔ限界が極めて高
く、高電流又は両側冷却用のパンケージに容易に適用可
能であり、又モノリシック集積回路に構成させる場合に
、集積回路面積の最適な利用が可能であることが要求さ
れる。
第１図乃至第７図に関して説明すると、従来のＭＯＳゲ
ートパワートランジスタ装置は上述した理想的な特性の
１つ又はそれ以上を欠如するものであり、ＭＯＳダーリ
ンｌ−ントランジスタ（第１図及び第２図）、並列ＭＯ
３・バイポーラトランジスタ（第３図及び第４図）、Ｍ
Ｏ３ＦＥＴゲートサイリスタ（第５図及び第６図）、カ
スコード（Ｃａｓｃｏｄｅ ） ｌヘランジスタ（第７
図）等を有している。
ートパワートランジスタ装置は上述した理想的な特性の
１つ又はそれ以上を欠如するものであり、ＭＯＳダーリ
ンｌ−ントランジスタ（第１図及び第２図）、並列ＭＯ
３・バイポーラトランジスタ（第３図及び第４図）、Ｍ
Ｏ３ＦＥＴゲートサイリスタ（第５図及び第６図）、カ
スコード（Ｃａｓｃｏｄｅ ） ｌヘランジスタ（第７
図）等を有している。
第１図及び第２図に関し説明すると、そこに示したＭＯ
５ＦＩＥＴ及びバイポーラトランジスタ装置は通常物理
的に分離したセル内に形成される。
５ＦＩＥＴ及びバイポーラトランジスタ装置は通常物理
的に分離したセル内に形成される。
ＭＯ８ＦＥＴセルが集積回路上の別の部分にまとめて構
成されるので、ＭＯＳＦＥＴは導電型の変調から恩恵を
受けることがない。このことは、高導通抵抗（ＲＯＮ）
と低電流密度の特性を有するデバイスとさせる。更に、
これらのデバイスは多数のメタルコンタクト、相互接続
部及び拡散抵抗を必要どし、特にＭＯＳＦＥＴ及びバイ
ポーラセルが混合される場合には大きな面積を占有する
。
成されるので、ＭＯＳＦＥＴは導電型の変調から恩恵を
受けることがない。このことは、高導通抵抗（ＲＯＮ）
と低電流密度の特性を有するデバイスとさせる。更に、
これらのデバイスは多数のメタルコンタクト、相互接続
部及び拡散抵抗を必要どし、特にＭＯＳＦＥＴ及びバイ
ポーラセルが混合される場合には大きな面積を占有する
。
これらの理由により、大電流パッケージを使用すること
は実際的ではない。
は実際的ではない。
第３図及び第４図に関し説明すると、そこに示した並列
ＭＯ３・バイポーラ〜＋ＯＳ＋−ランジスタ装置は４端
子のパッケージ及び別個のＭＯＳ Ｆ ＥＴ及びバイポ
ーラ１−ランジスタ駆動回路を必要とする。この装置は
ＭＯＳ Ｆ Ｅ Ｔのグー１〜Ｇの前にＮＰＮ）−ラン
ジスタのベースＢをオフさせる為に複雑な駆動回路が使
用されない限り二次ブレークダウンが発生する。更に、
ＭＯＳＦＥＴ及びバイポーラセルと、メタルコンタクト
と相互接続部との間の分離を行なう為に、こ−の並列Ｍ
Ｏ８・バイポーラ技術を使用する場合には集積回路装置
の使用可能な面積の利用効率が悪くなる。
ＭＯ３・バイポーラ〜＋ＯＳ＋−ランジスタ装置は４端
子のパッケージ及び別個のＭＯＳ Ｆ ＥＴ及びバイポ
ーラ１−ランジスタ駆動回路を必要とする。この装置は
ＭＯＳ Ｆ Ｅ Ｔのグー１〜Ｇの前にＮＰＮ）−ラン
ジスタのベースＢをオフさせる為に複雑な駆動回路が使
用されない限り二次ブレークダウンが発生する。更に、
ＭＯＳＦＥＴ及びバイポーラセルと、メタルコンタクト
と相互接続部との間の分離を行なう為に、こ−の並列Ｍ
Ｏ８・バイポーラ技術を使用する場合には集積回路装置
の使用可能な面積の利用効率が悪くなる。
第５図及び第６図に関し説明すると、そこに示されてい
るＭＯ３ＦＥＴゲートサイリスタは、そのゲートＧによ
ってオフされることかできずその動作を終了させる為に
は電流を反転することが必要であるという欠点を有して
いる。他のサイリスタにおける様に、長いコミュテーシ
ョン時間ｔ。
るＭＯ３ＦＥＴゲートサイリスタは、そのゲートＧによ
ってオフされることかできずその動作を終了させる為に
は電流を反転することが必要であるという欠点を有して
いる。他のサイリスタにおける様に、長いコミュテーシ
ョン時間ｔ。
制限を有している。更に、ＭＯＳ Ｆ Ｅ Ｔセルとサ
イリスタセルとの比が３対１であるということは電流を
導通させる為に利用可能な面積の利用効率が悪い結果と
なる。
イリスタセルとの比が３対１であるということは電流を
導通させる為に利用可能な面積の利用効率が悪い結果と
なる。
第５図及び第６図のサイリスタ及び後述する如く本発明
装置は両方ともＰ十基板上にＮ導電型の物質を使用する
ものであり且つオン状態動作の為に底部のＰＮ接合にお
いてホール注入に依存するものであるが、従来のＭ Ｏ
，５Ｆ Ｅ Ｔゲートサイリスクは″ザイリスタセル″
をフローティングＰ領域と結合させており、従ってその
中におけるＮＰＮトランジスタとＰＮＰトランジスタの
間の正のフィードバックによってラッチアップが発生す
る。
装置は両方ともＰ十基板上にＮ導電型の物質を使用する
ものであり且つオン状態動作の為に底部のＰＮ接合にお
いてホール注入に依存するものであるが、従来のＭ Ｏ
，５Ｆ Ｅ Ｔゲートサイリスクは″ザイリスタセル″
をフローティングＰ領域と結合させており、従ってその
中におけるＮＰＮトランジスタとＰＮＰトランジスタの
間の正のフィードバックによってラッチアップが発生す
る。
このことはゲートを使用してサイリスクをオフさせるこ
との可能性を排除しでいる。
との可能性を排除しでいる。
第７図に関し説明すると、そこに示されているカスコー
ドトランジスタ装置は別々のバイポーラ及びＭ ＯＳ駆
動回路を必要とし、二次ブレークダウンが発生すること
はなく且つ極めて迅速にオフさせることが可能であるが
、通常、モノリシックの集積回路の形態に具現化するこ
とが極めて内勤である。
ドトランジスタ装置は別々のバイポーラ及びＭ ＯＳ駆
動回路を必要とし、二次ブレークダウンが発生すること
はなく且つ極めて迅速にオフさせることが可能であるが
、通常、モノリシックの集積回路の形態に具現化するこ
とが極めて内勤である。
第１図、第２図及び第７図に示したタイプのデバイスＣ
ｔ Ｉ Ｅ Ｅ Ｅパワーエレクトロニクススペシャリ
ス１〜コンフエレンスの記録、 １９８２年６月、３７
４−３７７頁に記載されている。第３図及び第４図に示
したタイプのデバイスはＩＥＥＥインターナショナルエ
レクトロンデバイシーズミーティングのテクニカルダイ
ジェスト、 １９８１年１２月、 ２６３−２６６頁
に記載されている。第５図及び第６図に示したタイプの
デバイスはＩ Ｅ Ｅ ”Ｅインターナショナルエレク
トロンデバイスミーティングのテクニカルダイジョス１
〜．１９８０年１２月、７９−８２頁に記載されている
。
ｔ Ｉ Ｅ Ｅ Ｅパワーエレクトロニクススペシャリ
ス１〜コンフエレンスの記録、 １９８２年６月、３７
４−３７７頁に記載されている。第３図及び第４図に示
したタイプのデバイスはＩＥＥＥインターナショナルエ
レクトロンデバイシーズミーティングのテクニカルダイ
ジェスト、 １９８１年１２月、 ２６３−２６６頁
に記載されている。第５図及び第６図に示したタイプの
デバイスはＩ Ｅ Ｅ ”Ｅインターナショナルエレク
トロンデバイスミーティングのテクニカルダイジョス１
〜．１９８０年１２月、７９−８２頁に記載されている
。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良したＭＯＳ・バ
イポーラパワートランジスタを提供することを目的とす
る。本発明の１特徴によれば、高電圧ＭＯ８・バイポー
ラパワートランジスタ装置を提供するものであって、前
記装置がソースとドレインとゲートとを具備するＭＯ８
ＦＥＴデバイスとコレクタとエミッタとベースとを具備
するバイポーラデバイスと、前記ソース及び前記コレク
タを共通電位へ接続させる手段と、前記トレインを前記
ベースへ接続させる手段と、前記エミッタを前記共通電
位より大ぎな大きさを有する電位源へ接続させる手段と
を要するものである。
した如き従来技術の欠点を解消し、改良したＭＯＳ・バ
イポーラパワートランジスタを提供することを目的とす
る。本発明の１特徴によれば、高電圧ＭＯ８・バイポー
ラパワートランジスタ装置を提供するものであって、前
記装置がソースとドレインとゲートとを具備するＭＯ８
ＦＥＴデバイスとコレクタとエミッタとベースとを具備
するバイポーラデバイスと、前記ソース及び前記コレク
タを共通電位へ接続させる手段と、前記トレインを前記
ベースへ接続させる手段と、前記エミッタを前記共通電
位より大ぎな大きさを有する電位源へ接続させる手段と
を要するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第８図及び第９図は本発明に
基づいて構成された装置を示しており、へ４０Ｓデバイ
スＱ１はゲー１〜ＧとドレインＤとソースＳとを具備し
ている。Ｍ ＯＳデバイスＱ１のドレインＤはＰＮＰト
ランジスタＱ２のベースＢへ接続されている。トランジ
スタＱ２のエミッタＥは正電位源Ｖ ｃｃへ接続されて
いる。。トランジスタＱ２のコレクタＣ及びデバイスＱ
１のソースは共通電位源である接地へ接続されている。
について詳細に説明する。第８図及び第９図は本発明に
基づいて構成された装置を示しており、へ４０Ｓデバイ
スＱ１はゲー１〜ＧとドレインＤとソースＳとを具備し
ている。Ｍ ＯＳデバイスＱ１のドレインＤはＰＮＰト
ランジスタＱ２のベースＢへ接続されている。トランジ
スタＱ２のエミッタＥは正電位源Ｖ ｃｃへ接続されて
いる。。トランジスタＱ２のコレクタＣ及びデバイスＱ
１のソースは共通電位源である接地へ接続されている。
第９図に示した本発明のモノリシック実施例においては
、基板１はＰ千尋電型の半導体物質を有している。基板
１上にはＮ導電型の半導体物質からなる第１層２が設け
られている。第１層２内にはＰ千尋電型の半導体物質か
らなる第２層３が設置ノらねている。第２層３内にはＮ
千尋電型の半導体物質からなる第３層４が設けられてい
る。第１層２と第３層４との間に位置してＰｓ導電型半
導体物質からなる領域５が設けられている。第２層３及
び第３層４上にはメタルコンタクト６が設けられている
。第３層４及び順境５上と第１Ｍ２の１部の上方にはそ
れらから絶縁してゲート要素７が設けられている。
、基板１はＰ千尋電型の半導体物質を有している。基板
１上にはＮ導電型の半導体物質からなる第１層２が設け
られている。第１層２内にはＰ千尋電型の半導体物質か
らなる第２層３が設置ノらねている。第２層３内にはＮ
千尋電型の半導体物質からなる第３層４が設けられてい
る。第１層２と第３層４との間に位置してＰｓ導電型半
導体物質からなる領域５が設けられている。第２層３及
び第３層４上にはメタルコンタクト６が設けられている
。第３層４及び順境５上と第１Ｍ２の１部の上方にはそ
れらから絶縁してゲート要素７が設けられている。
以下の記載から明らかな如＜、ＭＯＳデバイスＱ１はこ
れらの層４，５及び２を有するＮチャンネルデバイスで
ある。ＰＮＰ１〜ランジスタＱ２はＰＮＰ層１，２及び
３を有している。
れらの層４，５及び２を有するＮチャンネルデバイスで
ある。ＰＮＰ１〜ランジスタＱ２はＰＮＰ層１，２及び
３を有している。
本発明の第８図及び第９図の上述した記載においては、
単一のセルが記載されている。しかしながら、実際には
、第１０図及び第２２図に関して後述する如く、従来の
ウェハ製造技術を使用して上述したタイプのセルを数百
側或いは数千側周−の集積回路内に形成する。
単一のセルが記載されている。しかしながら、実際には
、第１０図及び第２２図に関して後述する如く、従来の
ウェハ製造技術を使用して上述したタイプのセルを数百
側或いは数千側周−の集積回路内に形成する。
第１０図乃至第２２図は第８図及び第９図に関して上述
した複数個のセルを形成するモノリシックデバイスの部
分断面図及び平面図である。
した複数個のセルを形成するモノリシックデバイスの部
分断面図及び平面図である。
通常、第８図及び第９図の構造を製造する場合にはＰ士
卒導体物質層１０から開始する。層１０の上にＮ型半導
体物質からなるエピタキシャル層１１を成長させる（第
１０図）、、層１１の上にニ酸化シリコンの様なマスク
物質層１２を付着形成Ｊる（第１１図）。二酸化シリコ
ン層１２を付着形成した後に、マスクを使用してポリシ
リコン及び二酸化シリコン物質を除去しＣで示した如く
ホールを形成する（第１２図）。
卒導体物質層１０から開始する。層１０の上にＮ型半導
体物質からなるエピタキシャル層１１を成長させる（第
１０図）、、層１１の上にニ酸化シリコンの様なマスク
物質層１２を付着形成Ｊる（第１１図）。二酸化シリコ
ン層１２を付着形成した後に、マスクを使用してポリシ
リコン及び二酸化シリコン物質を除去しＣで示した如く
ホールを形成する（第１２図）。
ホールＣを形成した後に、上から見た場合には、複数個
のホールＣを有する二酸化シリコンの層が見える（第１
３図）。その後に、各ホールＣを介してＰ生型半導体物
質の比較的深い層１３を形成する（第１４図）。Ｐ十層
１３を完成した後に、二酸化シリコンＨ１２を除去する
（第１５図）。
のホールＣを有する二酸化シリコンの層が見える（第１
３図）。その後に、各ホールＣを介してＰ生型半導体物
質の比較的深い層１３を形成する（第１４図）。Ｐ十層
１３を完成した後に、二酸化シリコンＨ１２を除去する
（第１５図）。
層１１及び１３の上に別の二酸化シリコン層１２とポリ
シリコンの様な導電物質層１４を付着形成させる（第１
６図）。別のマスクを使用してポリシリコン及び二酸化
シリコンを除去し各Ｐ十層１３の上方に別のホールＤを
形成しく第１７図）、これらのホールＤは第１３図にお
けるホールＣよりも多少大ぎめである。新たに形成した
ホールＤを介してＰ型物質領域１５を形成する。領域１
５を形成した後に、ポリシリコン層１４と領域１３及び
１５を絶縁物質層１２で被覆するく第１９図）。
シリコンの様な導電物質層１４を付着形成させる（第１
６図）。別のマスクを使用してポリシリコン及び二酸化
シリコンを除去し各Ｐ十層１３の上方に別のホールＤを
形成しく第１７図）、これらのホールＤは第１３図にお
けるホールＣよりも多少大ぎめである。新たに形成した
ホールＤを介してＰ型物質領域１５を形成する。領域１
５を形成した後に、ポリシリコン層１４と領域１３及び
１５を絶縁物質層１２で被覆するく第１９図）。
コーティング層１２を形成した後に、再びマスクを使用
してＰ＋ｉ１３及び１層１５の各々の上方に１対のホー
ルＥを形成し、その間に酸化層１２の１部を残存させる
（第２０図）。ボール口を形成した後にホールＥを介し
Ｐ＋層１３及びＰＩ※１５内に延在ざぜてＮ生型半導体
物質層１６を付着形成させる。層１６を付着形成した後
に、再度装置全体を絶縁物質層１２で被覆する（第２２
図）。
してＰ＋ｉ１３及び１層１５の各々の上方に１対のホー
ルＥを形成し、その間に酸化層１２の１部を残存させる
（第２０図）。ボール口を形成した後にホールＥを介し
Ｐ＋層１３及びＰＩ※１５内に延在ざぜてＮ生型半導体
物質層１６を付着形成させる。層１６を付着形成した後
に、再度装置全体を絶縁物質層１２で被覆する（第２２
図）。
層１２の付着が終了した後に、再度マスクを使用して層
１２を貫通するホールＦを形成し１．ホールＦは一方の
Ｎ土層１６の１部から隣接するＮ土層１６の１部へ延在
している（第２３図）。ホール「を形成した後に、装置
の上部及び底部をアルミニウム等の導電物質層１７及び
１８でコーティングし、エミッタ及びコレクタ／ソース
コンタクトを形成する（第２４図）。この様にして製造
した本装置の平面図を第２５図に示しである。
１２を貫通するホールＦを形成し１．ホールＦは一方の
Ｎ土層１６の１部から隣接するＮ土層１６の１部へ延在
している（第２３図）。ホール「を形成した後に、装置
の上部及び底部をアルミニウム等の導電物質層１７及び
１８でコーティングし、エミッタ及びコレクタ／ソース
コンタクトを形成する（第２４図）。この様にして製造
した本装置の平面図を第２５図に示しである。
第２５図を参照すると、本装置においては好適な実施例
として、ポリシリコン層１４が導電層１７の範囲を超え
て延在して形成されていることが分かる。ポリシリコン
Ｈ１４をアルミニウム層１７の範囲を超えて延在させる
ことによって、デバイスの全“Ｃのゲートを外部制御信
号源へ接続する為の手段が与えられている。同様に、前
部及び後部の導電層１７及び１８はエミッタを正電圧源
へ接続さｉ！月つコレクタ／ソースを接地等の様な共進
電位へ接続させる為に容易に利用することが可能である
。
として、ポリシリコン層１４が導電層１７の範囲を超え
て延在して形成されていることが分かる。ポリシリコン
Ｈ１４をアルミニウム層１７の範囲を超えて延在させる
ことによって、デバイスの全“Ｃのゲートを外部制御信
号源へ接続する為の手段が与えられている。同様に、前
部及び後部の導電層１７及び１８はエミッタを正電圧源
へ接続さｉ！月つコレクタ／ソースを接地等の様な共進
電位へ接続させる為に容易に利用することが可能である
。
再度第９図を参照して動作につき説明すると、オフ状態
においては、例えば４００乃至２，０００ポル１への高
電圧が、従来のＶＤＭＯ８における如く、Ｎ−エピタキ
シャル乃至はバルク物質１１によって維持される。オン
状態においては、ＭＯＳＦＥＴがオンであり、主要なデ
バイスは広いＮベースを有するＰＮＰＩ−ランジスタで
ある。ベース（Ｎ子ン電流ＩＢはＭ ＯＳ Ｆ Ｅ Ｔ
を介して供給される。
においては、例えば４００乃至２，０００ポル１への高
電圧が、従来のＶＤＭＯ８における如く、Ｎ−エピタキ
シャル乃至はバルク物質１１によって維持される。オン
状態においては、ＭＯＳＦＥＴがオンであり、主要なデ
バイスは広いＮベースを有するＰＮＰＩ−ランジスタで
ある。ベース（Ｎ子ン電流ＩＢはＭ ＯＳ Ｆ Ｅ Ｔ
を介して供給される。
このＩｖｌ ０８ Ｆ Ｅ Ｔ電流は大きな値を取るこ
とが可能であり、且つ初期電流ＩＥに対し高速な経路を
与えると共にバイポーラトランジスタを急速にオンさせ
る為の大ぎなベース電流Ｉｓに対する高速経路を与えて
いる。ＭＯＳＦＥＴかオンである場合にＰ子基板１から
のホールの注入によってＮベース、＠２内の導電路が変
化され、それによりＭＯＳＦＥＴに対する低導通抵抗Ｒ
ＯＮが確保され、従ってオン状態にお１プる大きなＩＢ
か確保されるＩｓが大きいので、バイポーラ１ヘランシ
スタは飽和状態近くに維持され、順方向電圧降下Ｖｃε
を低い値に維持する。しかしながら、ベース電流Ｉ８は
自己制卸される。即ち、このトランジスタは飽和される
ことがなく、ＰコレクタはＮベースに関し順方向バイア
スされる。そうでない場合には、Ｍ ＯＳ Ｆ Ｅ Ｔ
のドレインＮ−はソースＮ＋よりも一層負の状態となり
、ＩＢは負の値どなる。従って、バイポーラトランジス
タは自動的にＶＣＥヘバイアスされる。尚、ＶＣＥは約
０．７Ｖ ＋ ＲＣＨＩ／（７＋βンであり、ＲＣ
ＨはＭＯＳＦＥＴのチャンネル抵抗であり又βはバイポ
ーラトランジスタの電流利得である。Ｒｃ＋は極めて高
い電圧のデバイスにおいても極めて小さなものとするこ
とが可能である。この１−ランジスタは飽和状態となる
ことかないので、そのターンオフ速度が最適化されてい
る。
とが可能であり、且つ初期電流ＩＥに対し高速な経路を
与えると共にバイポーラトランジスタを急速にオンさせ
る為の大ぎなベース電流Ｉｓに対する高速経路を与えて
いる。ＭＯＳＦＥＴかオンである場合にＰ子基板１から
のホールの注入によってＮベース、＠２内の導電路が変
化され、それによりＭＯＳＦＥＴに対する低導通抵抗Ｒ
ＯＮが確保され、従ってオン状態にお１プる大きなＩＢ
か確保されるＩｓが大きいので、バイポーラ１ヘランシ
スタは飽和状態近くに維持され、順方向電圧降下Ｖｃε
を低い値に維持する。しかしながら、ベース電流Ｉ８は
自己制卸される。即ち、このトランジスタは飽和される
ことがなく、ＰコレクタはＮベースに関し順方向バイア
スされる。そうでない場合には、Ｍ ＯＳ Ｆ Ｅ Ｔ
のドレインＮ−はソースＮ＋よりも一層負の状態となり
、ＩＢは負の値どなる。従って、バイポーラトランジス
タは自動的にＶＣＥヘバイアスされる。尚、ＶＣＥは約
０．７Ｖ ＋ ＲＣＨＩ／（７＋βンであり、ＲＣ
ＨはＭＯＳＦＥＴのチャンネル抵抗であり又βはバイポ
ーラトランジスタの電流利得である。Ｒｃ＋は極めて高
い電圧のデバイスにおいても極めて小さなものとするこ
とが可能である。この１−ランジスタは飽和状態となる
ことかないので、そのターンオフ速度が最適化されてい
る。
Ｉｓが正の温度係数を有する局所的なＲＣＨによって自
己制卸されるので、並列デバイスにお【プるホットスポ
ット、順方向バイアス二次ブレークダウン、電流ホンピ
ング等の様な減少が〃ｒ除されている。幅広のベース構
造である為にエミッタフィンガーの端部における電流の
集中に関する問題もＭＦ除されている。何故ならば、こ
の場６にはエミッタフィンガーが存在しておらず、又従
来のバイポーラ１〜ランジスタよりも良好な電流密度が
得られている。
己制卸されるので、並列デバイスにお【プるホットスポ
ット、順方向バイアス二次ブレークダウン、電流ホンピ
ング等の様な減少が〃ｒ除されている。幅広のベース構
造である為にエミッタフィンガーの端部における電流の
集中に関する問題もＭＦ除されている。何故ならば、こ
の場６にはエミッタフィンガーが存在しておらず、又従
来のバイポーラ１〜ランジスタよりも良好な電流密度が
得られている。
ターンオフにおいて、ＭＯ３ＦＥ’Ｔがターンオフする
と、バイポーラトランジスタはベースがオーブンでター
ンオフする。低βトランジスタのベース内の電子は再結
合によって消失されるが又は高βｌ〜ランジスタ内の逆
ベース電流によって達成される如く極めて迅速にエミッ
タ内へ注入されることによって消失されるので、このタ
ーンオフプロセスは遅いプロセスである必要がない。実
際に貯蔵電荷の除去の割合はＩｓＲ＋Ｉｃ／βと等しく
、ここでｌａＲは逆ベース電流である。低βトランジス
タにおいては、第２項が支配的であり、オープンベース
（ＩＢＲ＝Ｏ）ターンオフは尚且つ高速のものとするこ
とが可能である。例えば、β−５を有するトランジスタ
におけるオープンベースのターンオフは電荷除去割合に
おいて高βにＪ５いてＩＢＲ−ＩＣ１５を有するものと
等髄である。従って、バイポーラトランジスタは比較的
低いβを有すべきである。このことは、ライフタイム制
（社）によって達成するが、又は第２８図及び第２９図
に関し説明する如く、エミッタショートを使用すること
によって達成することが可能である。
と、バイポーラトランジスタはベースがオーブンでター
ンオフする。低βトランジスタのベース内の電子は再結
合によって消失されるが又は高βｌ〜ランジスタ内の逆
ベース電流によって達成される如く極めて迅速にエミッ
タ内へ注入されることによって消失されるので、このタ
ーンオフプロセスは遅いプロセスである必要がない。実
際に貯蔵電荷の除去の割合はＩｓＲ＋Ｉｃ／βと等しく
、ここでｌａＲは逆ベース電流である。低βトランジス
タにおいては、第２項が支配的であり、オープンベース
（ＩＢＲ＝Ｏ）ターンオフは尚且つ高速のものとするこ
とが可能である。例えば、β−５を有するトランジスタ
におけるオープンベースのターンオフは電荷除去割合に
おいて高βにＪ５いてＩＢＲ−ＩＣ１５を有するものと
等髄である。従って、バイポーラトランジスタは比較的
低いβを有すべきである。このことは、ライフタイム制
（社）によって達成するが、又は第２８図及び第２９図
に関し説明する如く、エミッタショートを使用すること
によって達成することが可能である。
貯蔵時間及び降下時間は共に２マイクロ秒より小さいも
のであると推定される。
のであると推定される。
ベースがオープンであるので、エミッタフィンガーの下
側において電流集中が発生することがなく、且つ逆ベー
ス二次ブレークダウンが発生するこ・とがない。更に、
サイリスタの場合と異なり、コミュテーション時間ｔｑ
条件が存在しない。上述したターンオフに関する説明か
ら明らかな如く、デバイスの電圧はターンオフの最中又
はその後において逆転する必要が□ない。
側において電流集中が発生することがなく、且つ逆ベー
ス二次ブレークダウンが発生するこ・とがない。更に、
サイリスタの場合と異なり、コミュテーション時間ｔｑ
条件が存在しない。上述したターンオフに関する説明か
ら明らかな如く、デバイスの電圧はターンオフの最中又
はその後において逆転する必要が□ない。
本発明においてはＰ＋Ｗ板上にＮ層を使用しており且つ
第５図および第６図のＭＣ）ＳＦＥＴゲートサイリスタ
において使用されている様にオン状態動作に対し底部Ｐ
＋ ／’ Ｎ接合にあけるホール注入に依存するもの
であるが、本発明装置はフローティングＰ領域を有する
パサイリスタセル″を排除するばかりか、ＭＯ８ＦＥＴ
セルにおける寄生Ｎ Ｐ Ｎ ＋−ランジスタのベース
抵抗をショートさせる上で多大の注意が払われている。
第５図および第６図のＭＣ）ＳＦＥＴゲートサイリスタ
において使用されている様にオン状態動作に対し底部Ｐ
＋ ／’ Ｎ接合にあけるホール注入に依存するもの
であるが、本発明装置はフローティングＰ領域を有する
パサイリスタセル″を排除するばかりか、ＭＯ８ＦＥＴ
セルにおける寄生Ｎ Ｐ Ｎ ＋−ランジスタのベース
抵抗をショートさせる上で多大の注意が払われている。
この様な特別の考慮が払われない場合には、奇生トラン
ジスタがラッチアップを発生させ、ゲートがオフされる
ことを朋止する可能性がある。ラッチアップを防止する
為の十分条件はＲ５−１ｃ −＜ ０，６Ｖとプ゛るこ
とである。尚、Ｒｅは寄生ＮＰＮＩ−ランジスタのベー
ス抵抗であり、Ｉｃ−はＰ’（Ｐ＋ではない）領域によ
って回収されるホール電流である。
ジスタがラッチアップを発生させ、ゲートがオフされる
ことを朋止する可能性がある。ラッチアップを防止する
為の十分条件はＲ５−１ｃ −＜ ０，６Ｖとプ゛るこ
とである。尚、Ｒｅは寄生ＮＰＮＩ−ランジスタのベー
ス抵抗であり、Ｉｃ−はＰ’（Ｐ＋ではない）領域によ
って回収されるホール電流である。
本発明装置はサイリスタではないが、オン状態にあるＭ
ＯＳＦＥＴで電流を逆転することにより（ライン又は回
路のコミュテーション）ターンオフさせることが可能で
ある。このモードにおいては、導通の重なり又は不連続
を発生することなしに、１個のデバイスのターンオフを
別のデバイスのターンオンと同期させることが可能であ
る。
ＯＳＦＥＴで電流を逆転することにより（ライン又は回
路のコミュテーション）ターンオフさせることが可能で
ある。このモードにおいては、導通の重なり又は不連続
を発生することなしに、１個のデバイスのターンオフを
別のデバイスのターンオンと同期させることが可能であ
る。
第２６図及び第２７図は本発明の別の実施例を示してお
り、この場合には、ＲＢ及びＩｃ”の両方が減少されて
いる。本実施例においては、深いＰ十領域がＰ領域と付
加的な接続を成しており、それによりＲ８を減少させて
いる。これらの＠域は、更に、ＭＯＳＦＥＴのＲＣＨを
増加させると共に、オン状態の電圧降下を増加させてい
る。
り、この場合には、ＲＢ及びＩｃ”の両方が減少されて
いる。本実施例においては、深いＰ十領域がＰ領域と付
加的な接続を成しており、それによりＲ８を減少させて
いる。これらの＠域は、更に、ＭＯＳＦＥＴのＲＣＨを
増加させると共に、オン状態の電圧降下を増加させてい
る。
第２８図を参照すると、Ｎ一層とＰ十層との間に付加的
なＮ又はＮ十層を加えることによって、パンチスルーを
回避することが可能となると共に、同一のＮ一層の厚さ
に対し一層大きな電圧を維持することが可能である。こ
のＮ又はへ十層は更にベースのガンスル（Ｇｕｎｖｅｌ
）数を増加覆ることによってトランジスタのβを減少
させており、そのことＩＪ、 Ｐ Ｎ Ｉつ［ヘランジ
スタのターンオフ時間を短くシ月つオープンベースのブ
レークダウン電圧を−、＠高くする為には望ましい場合
がある。
なＮ又はＮ十層を加えることによって、パンチスルーを
回避することが可能となると共に、同一のＮ一層の厚さ
に対し一層大きな電圧を維持することが可能である。こ
のＮ又はへ十層は更にベースのガンスル（Ｇｕｎｖｅｌ
）数を増加覆ることによってトランジスタのβを減少
させており、そのことＩＪ、 Ｐ Ｎ Ｉつ［ヘランジ
スタのターンオフ時間を短くシ月つオープンベースのブ
レークダウン電圧を−、＠高くする為には望ましい場合
がある。
第２９図及び第３０図はイン八〜りに適用した場合であ
って、逆導通スイッチが望ましい。本発明に基づく装置
は第２８図及び第２９図に示した様な桶造を使用するこ
とによって逆方向に導通させることが可能である。そこ
に示した゛エミッタショードパはバイポーラトランジス
タのβを減少さゼ、且つターンオフ速度を向上さゼるこ
とが可能であるが、オン状態の電圧降下を増加させる。
って、逆導通スイッチが望ましい。本発明に基づく装置
は第２８図及び第２９図に示した様な桶造を使用するこ
とによって逆方向に導通させることが可能である。そこ
に示した゛エミッタショードパはバイポーラトランジス
タのβを減少さゼ、且つターンオフ速度を向上さゼるこ
とが可能であるが、オン状態の電圧降下を増加させる。
βに関する降下を最小のものとする場合には、これらの
″“エミッタショート″をチップの端部近傍で且つコン
タク１−パッドの下側に位置させると良い。
″“エミッタショート″をチップの端部近傍で且つコン
タク１−パッドの下側に位置させると良い。
１ス上、本発明の具体的実施の態様について詳細に読切
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図乃至第７図は従来のＭＯＳゲートパワートランジ
スタ装置の種々の等価回路及び集積回路を示した各説明
図、第８図及び第９図（Ｊ本発明に基づく装置の等価回
路とモノリシック＃４賊を示した各説明図、第１０図乃
至第２５図は本発明に基づく装置の製造にお（プる各工
程において断面乃至は平面構成を示した各説明図、第２
６図及び第２７図は本発明の別の実施例における部分断
面及び平面イ酋成を示した各説明図、第２８図ＩＪ本発
明の更に別の実施例にお（ノる部分断面構成を示した説
明図、第２９図及び第３０図は本発明に基づく逆導通１
〜ランジスタ実施例にあける部分断面構成を示した各説
明図、である。 （符号の説明） １：基板 ２： Ｎ導電型第１層 ３： Ｐ千尋電型第３層 ４： Ｎ千尋電型第３層 ５： Ｐ導電型領域 ６： メタルコンタクト ７： ゲート Ｑ＋：ＭＯＳデバイス Ｑ２ ： ＰＮＰＩヘランジスタ Ｅ： エミッタ Ｃ： コレクタ Ｂ： ベース Ｄ： ドレイン Ｇ： ゲート Ｓ： ソース 特許出願人 フェアチアイルド カメラアンド
インストルメント コーポレーション ［Ａ１向のご１−ト（内（１に変更なしンＦＩＧ、５−
ＦＩＧ、５ＦＩＧ、７−
ＦＩＧ、 ８ＦＩＧ、 ２９
ＦＩＧ、 ３０手続補正廁 昭和５９年 ３月１υ日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特 許 Ｍ 第 １
６１８４ 号２、発明の名称 高電圧ＭＯ３・バ
イポーラパワー１−ランジスタ！装置３、補正をする者 事件との関係 特許出願人 ４、代理人
スタ装置の種々の等価回路及び集積回路を示した各説明
図、第８図及び第９図（Ｊ本発明に基づく装置の等価回
路とモノリシック＃４賊を示した各説明図、第１０図乃
至第２５図は本発明に基づく装置の製造にお（プる各工
程において断面乃至は平面構成を示した各説明図、第２
６図及び第２７図は本発明の別の実施例における部分断
面及び平面イ酋成を示した各説明図、第２８図ＩＪ本発
明の更に別の実施例にお（ノる部分断面構成を示した説
明図、第２９図及び第３０図は本発明に基づく逆導通１
〜ランジスタ実施例にあける部分断面構成を示した各説
明図、である。 （符号の説明） １：基板 ２： Ｎ導電型第１層 ３： Ｐ千尋電型第３層 ４： Ｎ千尋電型第３層 ５： Ｐ導電型領域 ６： メタルコンタクト ７： ゲート Ｑ＋：ＭＯＳデバイス Ｑ２ ： ＰＮＰＩヘランジスタ Ｅ： エミッタ Ｃ： コレクタ Ｂ： ベース Ｄ： ドレイン Ｇ： ゲート Ｓ： ソース 特許出願人 フェアチアイルド カメラアンド
インストルメント コーポレーション ［Ａ１向のご１−ト（内（１に変更なしンＦＩＧ、５−
ＦＩＧ、５ＦＩＧ、７−
ＦＩＧ、 ８ＦＩＧ、 ２９
ＦＩＧ、 ３０手続補正廁 昭和５９年 ３月１υ日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特 許 Ｍ 第 １
６１８４ 号２、発明の名称 高電圧ＭＯ３・バ
イポーラパワー１−ランジスタ！装置３、補正をする者 事件との関係 特許出願人 ４、代理人
Claims (1)
- 【特許請求の範囲】 １、高電圧ＭＯ３・バイポーラパワートランジスタ装置
に８５いて、ソースとドレインとゲートとを具備するＭ
Ｏ８ＦＥＴデバイスと、コレクタとエミッタとベースと
を具備するバイポーラデバイスと、前記ソース及び前記
コレクタを共通電位へ接続する手段と、前記ドレインを
前記ベースへ接続する手段と、前記エミッタを前記共通
電位より大ぎな大きさを有する電位源へ接続させる手段
とを有することを特徴とする装置。 ２、特許請求の範囲第１項において、前記バイポーラデ
バイスがＰＮＰＩ−ランジスタ手段を有しており、前記
エミッタ接続手段が前記エミッタを正電位源へ接続させ
る手段を有することを特徴とする装置。 ３、特許請求の範囲第１項又は第２項において、前記バ
イポーラデバイスが前記エミッタに接続されている４０
０ボルトを超える正電位で動作する様に構成されている
ことを特徴とする装置。 ４、特許請求の範囲第２項又は第３項において、前記Ｍ
Ｏ８ＦＥＴデバイスの前記ソースとドレインとゲート及
び前記バイポーラデバイスの前記コレクタとエミッタと
ベースとがモノリシック構成体に具現されていることを
特徴とする装置。 ５、特許請求の範囲第４項において、前記モノリシック
構成体が、前記エミッタを与える′為の第１導電型を有
する物質からなる基板と、前記ベース及び前記ドレイン
を与える為の前記基板上に設けられた第２導電型の物質
からなる第１Ｎと、前記コレクタ及び前記Ｍ ＯＳ Ｆ
Ｅ Ｔのチャンネルを与える為の前記第１層内に設け
られた前記第１導電型の物質からなる第２層と、前記ソ
ースを与える為の前記第２層内に設けられた前記第２尋
電型の物質からなる第３層と、前記第２層及び第３層を
前記共通電位源へ電気的に接続させる第１手段と、前記
共通電位より大きな大きさを有する電源へ前記基板を電
気的に接続させる第２手段と、前記グー１へを与える為
に前記第１層と第２層と第３層の上に設けられておりそ
れらからＮ気的に分離されている導′電性手段と、前記
基板と前記第１層及び第２層を介して流れる電流を制御
する為に前記導電性手段を信号源へ電気的に接続する第
３手段とを有することを特徴とする装置。 ６、特許請求の範囲第５項において、前記第１導電型が
Ｐ導電型であり、前記第２導電型がＮ導電型であること
を特徴とする装置。 ７、特許請求の範囲第６項において、前記第２層が前記
第１手段と前記第３層の下側に存在する第１部分と前記
第１層と前記第３層の間に位置する第２部分とを有して
おり、前記基板及び前記第２層の前記第１部分の前記Ｐ
導電型はＰ十導電型であり、前記第３層における前記Ｎ
導電型はＮ＋導電型であることを特徴とする装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46343283A | 1983-02-03 | 1983-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181561A true JPS59181561A (ja) | 1984-10-16 |
Family
ID=23840056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1618484A Pending JPS59181561A (ja) | 1983-02-03 | 1984-02-02 | 高電圧ｍｏｓ・バイポ−ラパワ−トランジスタ装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0118336B1 (ja) |
| JP (1) | JPS59181561A (ja) |
| CA (1) | CA1209718A (ja) |
| DE (1) | DE3470632D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2164790A (en) * | 1984-09-19 | 1986-03-26 | Philips Electronic Associated | Merged bipolar and field effect transistors |
| US5017992A (en) * | 1989-03-29 | 1991-05-21 | Asea Brown Boveri Ltd. | High blocking-capacity semiconductor component |
| JP3156300B2 (ja) * | 1991-10-07 | 2001-04-16 | 株式会社デンソー | 縦型半導体装置 |
| EP0763895B1 (de) * | 1995-09-14 | 2003-11-12 | Infineon Technologies AG | Schaltungsanordnung und Halbleiterkörper mit einem Leistungsschalter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1805173A1 (de) * | 1968-10-25 | 1970-06-25 | Telefunken Patent | Haltleiterbauelement |
| DE2363577A1 (de) * | 1973-12-20 | 1975-06-26 | Siemens Ag | Kombination aus einem bipolaren transistor und einem mos-feldeffekttransistor |
| DE3175641D1 (en) * | 1980-08-25 | 1987-01-08 | Itt Ind Gmbh Deutsche | High-voltage semiconductor switch |
-
1984
- 1984-02-01 DE DE8484400220T patent/DE3470632D1/de not_active Expired
- 1984-02-01 EP EP19840400220 patent/EP0118336B1/en not_active Expired
- 1984-02-02 JP JP1618484A patent/JPS59181561A/ja active Pending
- 1984-02-02 CA CA000446657A patent/CA1209718A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3470632D1 (en) | 1988-05-26 |
| EP0118336B1 (en) | 1988-04-20 |
| EP0118336A1 (en) | 1984-09-12 |
| CA1209718A (en) | 1986-08-12 |
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