JPS59177653A - 命令先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する技術分野 見 本発明は分岐資ストリテーブルを有するデータ処理装置
の命令先取り制御方式に関する。

（２）従来技術 命令先取り制御にお（・で、分岐ヒス）　ＩＪテーブル
により命令の実行願序を予測せしめつつ命令語の先取り
を行うことはデータ処理袋筒のパイプライン制御を有効
に稼動せしめると（・う効果がある。

しかしながら、上記データ処理装拠゛において命令語が
自系もしくは他系のストア動作により書換えられた場合
にＱづ１、主記憶装置上のデータおよび命令語の写しで
あるキャッジ−メモリの内容とともに上記分岐ヒストリ
テーブル中に保持される分岐情報をも正しく書換える必
要が生じる。このためにキャッシュメモリではデータブ
ロック対応のアドレス登録用アドレスアレイと本来のキ
ャッシュメモリ索引用アドレスアレイを別個に設は前記
アトア動作を検出する万式が採られて（・る。

上記キャッシュメモリの場合と同様、前記分岐ヒストリ
テーブルにお（・でも分岐命令のアドレスを保持する分
岐ヒストリテーブル゛アドレスアレイを二重化し一方は
本来の分岐ヒストリーテーブルの系別用に他方は前記ス
トア動作の検出用に使用すればよ（・。し／〕化木本方
式は上記分岐ヒストリテーブルアドレスアレイ（ＢＨＴ
−ＡＡ）を二重化することによるノ・−ドウエア量の増
大をまねくという欠点がある。

さらに、アドレス変換テーブルが更新された場合には７
前記分岐ヒストリテーブルにおける分岐命令のアドレス
と分岐先アドレスとの対応は無効となる。このために前
記分岐ヒストリテーブルの対応する分岐・１−報を保持
するエントリの有効表示ビットをリセットする必要が、
ｂる。

このよう外処理におけるオーバヘッドはデータ処理袋Ｔ
の性能低下の要因となる。

（３）発明の目的 分岐ヒストリテーブルを使用する分岐予測にお（・て予
測は必ずしも正確に行われる必要はない。すなわち、分
岐ヒストリテーブルを有するデータ処理装置において命
令語の書換えにより分岐命令の分岐方向や分岐先アドレ
スが変更されたとしても単に予測が間違えたものとして
処理される。ここで、問題は分岐ヒストリテーブルに登
録された分岐命令が前記ストア動作により他の分岐命令
以外の命令に置換えられるがもしくはアドレス変換テー
ブルの更新により分岐ヒストリテーブルに分岐命令とし
て登録されたアドレス上に他の分岐命令以外の命令が割
当てられた場合のみに生ずる。

従って、本発明の目的は前記欠点を除去し、分岐ヒスト
リテーブルを使用する分岐予測の上記性質を利用して分
岐ヒストリテーブルを有するデータ処理装置における命
令先取り動作を少な（・ハードウェア量で制御せしめる
ようにした命令先取り制御方式を提供することにある。

（４）発明の構成 本発明の方式は、命令先取り動作を行うデーり処理装置
の命令先取り方式において、分岐命令アドレスを指定す
る情報と該分岐命命の分岐先アドレスを含む分岐情報と
を対にして記憶する分岐ヒス）ＩＪテーブル手段と、先
取りされた命令語が分岐命令であるか否かを検出する分
岐命令検出手段と、 該分岐命令検出手段により先取りされた命令語が分岐命
令でながったとき後続の命令語の先取りにおいて前記分
岐ヒストリテーブルからの指示を無視せしめるように制
御する命令先取り制御手段とを含む。

（５）発明の実施例 次に本発明の一実施例を図面を参照して詳細に説明する
。

第１図を参照すると、本発明の一実施例は、命令アドレ
ス生成回路４０１．命令アドレス変換回路４０２．命令
解読回路４０３．オペランドアドレス生成回路４０４．
オペランドアドレス変換回路４０５．オペランド記憶回
路を有するオペランド読出し回路４０６．命令実行回路
４０７、命令記憶回路４０８．命令バッファ４０９、分
岐ヒストリテーブル（ＢＨＴ　）　４１０゜命令アドレ
スレジスタ４１１ｙ命令アドレス加算回路４１２９分岐
情報バッファ４１３．命令整列回路４１４９分岐情報切
換回路４１５１分岐情報レジスタ４　ｌ　６　ｙ　４１
７　ｔ　４１８　ｓおよび４１９゜予測確認回路４２０
．アドレス生成回路４２１゜選択回路４２２．レジスタ
４２３．命令先取り制御回路４２４およびフリップフロ
ップ４２５から構成されている 命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路はともに主記憶装置そのもので
あってもよく、さらに命令記憶回路４０８が主記憶装置
の命令部の一部の写しである命令キャッシュメモリ、前
記オペランド記憶回路が主記憶装置のオペランド部の一
部の写しであるオペランドキャッジ−、メモリとして構
成されうる。前記命令キャッジ−メモリおよびオペラン
ドキャッシュメモリの詳細は、特開昭５６−８７２８２
号公報を参照できる。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく例えは命令アドレス生成回路４
０１とオペランドアドレス生成回路４０４．命令アドレ
ス変換回路４０２とオペランドアドレス変換回路４０５
．命令記憶回路４０８とオペランド読出し回ｗ！Ｊ４０
６内の記憶回路か共用されたコンビーータシステムにお
いても適用され得る。

前記分岐ヒストリテーブル（ＢＨＴ）４．１０は分岐命
令のアドレスを指定する情報と該分岐命令の実行の予測
としての分岐成否フラグと分岐先アドレスを第３図に示
すように対にして記憶している。前記命令記憶回路４０
８に対する前記命令アドレスレジスタ（ＩＡＲ）４１１
ｉｄ、命令読出しのリクエストアドレスを保持して命令
の読出し動作を実行する。さらに前記命令アドレスレジ
スタ４１１（ＩＡＲ）は分岐ヒストリテーブル４１０（
ＢＨＴ）および命令アドレス加算回路４１２に信号線１
０１を介して接続されている。前記レジスタ４１１の内
容は該分岐ヒストリテーブル４１０　（ＢＡＴ）を索引
し読出されるべき命令のアドレスがそれに登録されて（
・るか否かを示す信号を信号線１０６に出力する。登録
されていれば対応する分岐先アドレスが信号１１０５に
読出される登録されていなげれば前記命令アドレス加算
回路４１２により後続の命令語の命令先取りのためのア
ドレスが生成される。

前記命令アドレス加算回路４１２１４１回のリクエスト
で読出される命令語を８Ｂｙｔｅと仮定したとき単に”
ＩＡＲ＋８″を出力１０７に生成する回路である。前記
命令バッファ４０９は、命令記憶回路４０８から読出さ
れた８Ｂｙｔｅの先取り命令語を蓄積し命令処理部への
命令の供給における待行列（Ｑｕｅｗ　）を形成する。

前記命令整列回路４１４は、命令バッファ４０９が空の
とき信号線１０２を介して命令記憶回路４０８から読出
される８Ｂｙｔｅの命令語に応答して前記命令バッファ
４０９が空でないとき信号線１０３を介して前記命令バ
ッファに貯えられる８Ｂｙｔｅの命令語に応答して命令
を抽出して信号線１０４を介して命令解読回路４０３に
命令を供給する回路である。前記分岐情報バッファ４１
３は、前記命令バッファ４０９に格納される命令語に対
応して用意されておりその命令語中に分岐成功と予沖ｊ
された分岐命令が存在すれば、第７図に示す該分岐命令
の分岐情報を格納する回路であり、分岐命令のアドレス
は信号線１０１を介してまた分岐情報としての分岐先ア
ドレスおよびＶビットは分岐ヒストリテーブル４１０（
ＢＩＴ）から信号線１０５を介してそれぞれセットされ
る。前記分岐情報切替回路４１５は、命令バッファ４０
９が空のとき信号線１０１および１０５を介して与えら
れる前記分岐情報をそうでな（・ときは前記分岐情報バ
ッファ４０３を介して与えられる前記分岐情報をそれぞ
れ出力する。前記レジスタ４１６，４１７．および４１
８はそれぞれ分岐命令の命令解読、命令アドレス生成、
アドレス変換の各処理ステージに対応しその分岐情報を
保持する。前記分岐情報レジスタ４１９はその分岐先ア
ドレス部を該分岐命令の実行によって生成される実際の
分岐先アドレスに置き換えて保持するレジスタである。

前記予測確認回路４２０は分岐命令の実行によって生成
される実際の分岐命令の生成結果と前記分岐情報レジス
タ４１８に保持される該分岐命令の予測情報との一致を
とる回路である。前記アドレス生成回路４２１は前記分
岐情報レジスタ４１９に保持される分岐命令のアドレス
と該分岐命令自身の命令語長とを加算し分岐Ｎ０ＧＯ側
の命令の命令アドレスを生成する。前記選択回路４２２
は分岐命令の成否信号線１１１の状態に応答して該信号
線の状態が分岐ＧＯを示すとき線１１５を介して与えら
れる前記分岐情報レジスタ４１９に保持される分岐先ア
ドレス部の出力選択し、前記線の状態が分岐Ｎ０ＧＯを
示ずとき線１１６を介して与えられる前記アドレス生成
回路４２１の出力を選択し、信号線１１３を介して該選
択回路４２２の出力をレジスタ４２３に供給する。前記
レジスタ４２３は分岐命令の予測が失敗したとき分岐ヒ
ス）ＩＪテーブル４１０（ＢＨＴ）を更新するためのも
のであり、さらに信号線１１７を介して命令アドレスレ
ジスタ４１１　（ＩＡＲ）に命令先取りのための新た々
アドレスを供給する。前記命令先取り制御回路４２４は
線１０６を介して分岐ヒストリテーブル４１０（ＢＨＴ
）がら与えられる分岐予測信号および予測確認回路から
線１１２を介して与えられる予測成否信号に基づいて命
令アドレスレジスタ４１１（ＩＡＲ）の入力を制御する
回路である。

次に前記分岐ヒストリテーブル４１Ｏ（ＢＨＴ）、前記
予測確認回路４２０および前記命令先取り制御回路４２
４の詳細なブロック図とタイムチャートを参照し表から
本実施例の動作を詳細に説明する。

第２図を参照すると、前記分岐ヒストリテーブル４１０
（Ｂ）］Ｔ）は、ディレクトリ記憶部５０ｊ、データ記
憶部５ｏ２．テスト回路５０３゜５０４．５０５．およ
び５０６．ブライオリティ回路５０７、レベル選択回路
５ｏ８．およびオア回路５０９を備えて（・る。前記記
憶部５０１および５０２は、１回のリクエストに対して
命令記憶回路４０８から読出される命令語の単位をブロ
ックの単位とし、セット数ｍ、レベル数ｎの記憶部であ
る。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効が否かを示すＶビット
が格納され記憶部５０２には、分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＩ（Ｔ）４−１０のワードの有効性
を示すと同時に該分岐命令の実行の予測としての分岐成
否ンラグの機能を有する。

この分岐ヒストリテーブル（ＢＩ（Ｔ）４１０への索引
は以下のようなセットアソシアティブ法によって行われ
る。

第５図に示される前記テスト回路５０３，５０４゜５０
５および５０６はテーブル４１０の各レベルに対応して
命令アドレスレジスタ４１１　（ＩＡＲ）に保持される
リクエストアドレスが各レベルのＢ　ＨＴ　　Ａ　Ａ　
ｉ（＋はレベルに対応するサフィクスを示す）に登録さ
れて（・るか否かを示す信号を信号線１３０，１３１，
１３２，１３３に出力する。

第４図を参照すると、前記テスト回路５０３゜５０４．
５０５および５０６のそれぞれは、−数回路７０１およ
び大小比較回路７０２かも構成されている。前記比較回
路７０１では、命令アドレスレジスタ（ＩＡＲ）４１１
に保持されるリクエストアドレスの一部ＩＡＲ（：１８
−２８）をセットアドレスとして読出された記憶部５０
１の各レベルの内容とを読出し前記レジスタ４１１の内
容ＩＡＲ（：４−１７）とが比較され、等しいアドレス
が存在するか否かを検出する。該−数回路７０１の出力
により命令アドレスレジスタ（ＩＡＲ）４１１に保持さ
れるリクエストアドレスで読出されるべき命令語の８Ｂ
ｙｔｅブロツク中にすでに分岐ヒストリテーブル（ＢＨ
Ｔ）４１０に登録された分岐命令が存在するかが、判明
する。しかしリクエストアドレスとそれが読出すべき分
岐命令との対応をとるには上記一致検出のみでは不十分
である。

第５図を参照すると、１回のリクエストで読出される８
Ｂｙｔｅの命令語のブロック中に２Ｂｙ　ｔ　ｅ命令Ｂ
ＣＯ，Ａ、ＢＣｌ、ＢＣ２の４個の命令が存在する。命
令ＢＣＯ，ＢＣ’ｌ、ＢＣ２がともに分岐成功と予測さ
れた分岐命令であるときには各々の分岐命令はともにそ
のアドレスの一部が記憶部（ＢＨＴ−ＡＡ）５０１に登
録される。このとき他の分岐命令から命令Ａに分岐して
命令Ａのアドレス＜Ａ＞が前記命令語のブロックを読出
すためのリクエストアドレスとして命令アドレスレジス
タ（ＩＡＲ）４１１に保持されるときには、分岐ヒス）
　ＩＪテーブル（ＢＨＴ）４１０がら読出されるべき分
岐命令の情報は命令の実行の経路から分岐命令ＢＣＩの
情報でなければならない。

従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡｉ）　５０
１に保持される分岐命令のアドレスとの関係が上記の一
致条件とともに次の関係が成立するとき対応するレベル
のＢＨＴ−ＨＩＴｉ信号が生成される。この信号は線１
３０−１３３を介してオア回路５０９に与えられ、該Ｂ
ＨＴ−ＨＩＴｉ信号のオア信号が線１０６を介して出力
され分岐予測信号（ＢＨＴ−Ｈ工Ｔ信号）とガる。

ＢＨＴ−ＨＩＴ　１−（ＩＡＲ（：４−１７）＝ＢＨＴ
−、静’ｉ（：’ｉ　１７））（ＩＡＪｔ（：２９，３
０）≦ＢＨＴ−ＡＡｉ（：２９，３０ＢＨＴ−ＡＡ　１
（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。

さらに前記信号ＢＨＴ−ＨＩＴｉの条件か２ヶ以上のレ
ベルにお（・て成立したとき記憶部５０１の対応するレ
ベル（ＢＨＴ−ＡＡｉ　）に保持される分岐命令のアド
レスの８Ｂｙ　ｔ　ｅブロック内アトｖスＢＨＴ−ＡＡ
４　（：　２９　、３０　）　ｃ７）値の最っとも小さ
いレベルが選択される必要がある。再び第５図を参照す
ると、命令ＢＣ１およびＢＣ２の分岐命令関係情報が格
納される分岐ヒストリテーブル４１００レベルで前記信
号ＢＨＴ−ＨＩＴｉ　条件が共に成立する。このとき命
令の実行の経路から命令ＢＣ１に対するレベルが選択さ
れる必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ−Ｈ
ＩＴｉの２ヶ以上の成立に対するものであり、この出力
により記憶部ＢＨＴ−ＤＡ　５０２の５０８を介して読
出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路群６０１−６０４およびオア回路群６０５−
６０８から構成されて（・る。前記アンド回路群６０１
−６０４はｎ＋１個並列に配置されている。前記第２図
におけるレベル選択回路５０８のｎケのレベルの選択信
号は第６図における信号Ｖ。、Ｖｌ、Ｖ、　、Ｖ、によ
り以下のように与えられる。

Ｖｏのとき　　Ｖ。Ｌｏ、Ｖｏ、Ｌ、、−・−、、、Ｖ
ｏＬｎＶｏＶ、のとき　　ＶＩＬｏ、ＶＩＬ、　、・、
−、Ｖ、　Ｌｎｖｏ−Ｖｌ・■２のとき　　　ｖ２Ｌｏ
、■２ＬＩ、・・・・・・・・・、ｖ２ＬｎＶｏ　”　
Ｖ＋　”　Ｖ２−　Ｖ、のとぎ　Ｖ３Ｌｏ、　Ｖ３Ｌ１
．　町、、　、　Ｖ、　Ｌｎ以上のようにして第２図に
おけるレベル選択回路５０８がら読出された分岐情報は
第１図の命令記憶回路４．０８から脱出される命令と対
応づけることが可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されて（・る。命令の実行ＩＬ柔が命令
Ａ。１分岐命令ＢＣｏ、　Ｂ１．　ＢＣ，。

Ｂ２　ｐ　Ｂ３　ｙ　Ｂ　Ｃ２ｇ　ＣＩｓ　Ｃ２・・・
・・・・・・と予測された場合である。なお、〈Ａ〉は
人命令のアドレスを、ＢＣｊは分岐命令をそれぞれ示す
。

第１０図を参照すると、鯖記第９図に示した分岐ビスト
リテーブルＢｌ（Ｔ４１０による命令先取り動作は次の
ようにされる。リクエストアドレスの命令アドレスレジ
スタ４１１のセットに応答して命令記憶回路４０８がら
命令語が読出され、これと同時にテーブルＢＨＴ４１０
が索引される。信号線１０６を介してＢＨＴ−ＢＩＴ信
号が出力されると記憶部ＢＨ’Ｉ’−ＤＡ５０２の分岐
先アドレス〈Ｂ１〉がアドレスレジスタ４１１にセット
され、次の命令先取りが行われる。前記信号線１０６を
介してＢＩ−ＩＴ　−ＨＩ　Ｔ信号が出力されないとき
には命令アドレス加算回路４１２に命令Ａの８バイト：
ｉ直置アドレス＜Ａ＞が与えられ、「８」加算されたア
ドレスが出力され、次の命令先取りが遂次性われる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブルＢ）ｌＴ４１０の内容によ
る予測に従って順次読出され、命令バッファ４０９には
予測された命令の実行順に格納することが可能である。

このとき、たとえ信号ＢＨＴ−ＢＩＴ　が出力されても
分岐予測手向と反対側の命令先取り力作を一部行わせし
めた後に分岐予測方向の命令先取り動作を行ってもよ（
・０ 以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列口ｖ１４１４により命令解読回路４０３
に導かれたとき同時に該分岐命令に対応する分岐情報が
爪切の分岐情報レジスタ４１６　（Ｑ馬）に主ツトされ
る。

以降前記分岐命令の進行に伴（・前記命令解読アドレス
変換に対応して前記分岐情報が第２および第３の分岐情
報レジスタ４１７（ＱＲＪおよび４１８（ＱＲ２）に転
送される。そして前記分岐命令の実行によって生成され
る実際の分岐命令の生成結果と前記分岐情報レジスタ４
１８（ＱＩ（２）に保持される該分岐命令の予測情報と
の一致か予測確認回路４２０によりチェックされる。第
８図を参照すると、前記予測確認回路４２０は比較回路
８０１、フリップフロップ８０２および８０３、アンド
回路８０４−８０６．真偽回路８０７および８０８、お
よびオア回路８０９から構成されて（・る。

前記比較回路８０１には分岐命令の実行により生成され
た分岐先アドレスの実アドレスが命令アドレス変換回路
４０２から信号線１０９を介して与えられるとともに、
分岐情報レジスタ４１８（Ｑｌ（２）から予測された分
岐先が線１０８を介して与えられる。前記比較回路８０
１では両者の一致、不一致が判定される。判定結果と前
記レジスタ４１８から線１０８を介して与えられるＶビ
ットがアンド回路８０６に与えられる。論理積結果によ
り分岐ＧＯと予測されたときこの事実を示す信号が７リ
ツプフロツプ８０２にセットされる。このフリップフロ
ップ８０２の出力がＩｆ　Ｉ　Ｉｆで実際の分岐命令を
実行した結果が分岐Ｎ０ＧＯであればアンド回路８０５
から予測ＧＯ失敗信号１２３が生成される。前記フリッ
プフロップ８０１の出力がＩＷ　で分岐命令の実行結果
がＧｏであればアンド回路８０４から予測Ｎ０ＧＯ失敗
信号１２４が生成される。

さらに該信号１２４と前記予測ＧＯ失敗信号１２３との
論理和がオア回路８０９から予測失敗信号１１２として
生成される。第１図および第１１図を参照すると、分岐
情報レジスタ４１９（ＱＲ，）の分岐先アドレス部には
前記命令アドレス変換回路４０２から新たに生成される
分岐先アドレスがセットされる。また、前記分岐情報レ
ジスタ４１９　＜ＱＲｓ　）の分岐命令ＢＣ１のアドレ
ス部の内容と該分岐命令ＢＣ１自身の命令語長部の内容
とがアドレス生成回路４２１により加算され分岐ＮＣ）
Ｇｏ側の命令の命令アドレスが生成される。

そして分岐命令ＢＣＩの実際の実行により分岐ＧＯなら
ば前記分岐情報レジスタ４１９（ＱＲａ）から線１１５
を介して与えられる分岐先アドレス部の出力〈Ｄｌ〉が
分岐Ｎ０ＧＯならは線１１６を介して与えられる前記ア
ドレス生成回路４２１の出力〈Ｂ２〉が選択回路４２２
により選択される。前記分岐命令ＢＣＩの予測失敗信号
１１２が予測確認回路４２１から発生したとき該選択回
路４２２の出力〈Ｄｌ〉が線１１３を介してレジスタ４
２３（ＷＲ）にセットされる。

一方分岐情報レジスタ４ｘ９（ＱＲａ）の分岐命令のア
ドレス＜ＢＣＩ＞は信号線１１４を介して命令アドレス
レジスタ４１１（ＩＡＲ）にセットされる。このアドレ
スは該分岐命令に対応する分岐ヒストリテーブル４１０
（ＢＨＴ）の更新のため線１０１を介して該テーブル４
１０にライトアドレスとして供給される。前記予測失敗
信号１１２の出力がフリップフロップ４２５に支えられ
、この出力が指示パルスとして線１１９を介してテーブ
ル４０１に与えられる。この出力に応答して分岐命令の
次の命令先取り時のための分岐予測情報の更新が行なわ
れる。

この更新は本実施例では予測Ｎ０ＧＯ失敗のとき前記レ
ジスタ４２３（ＷＲ）に保持される新たな分岐先アドレ
スで行なわれ、予測ＧＯ失敗のときはＶビットをリセッ
トするように行われるが分岐予測情報の更新におけるア
ルゴリズムを用いて他の方法により行なっても差しつか
えな（・。

予測失敗したとき予測側に後続する命令の動作はすべて
キャ′ンセルされ前記レジスタ４２３（Ｗ’Ｒ）に保持
される新たなリクエストアドレスが分岐ヒストリテーブ
ル４１０（ＢＨＴ）の更新後に命令アドレスレジスタ４
１１（ＩＡＲ）に供給され改めて命令の取出しが開始さ
れる。

ここで問題に々るのは、命令語が自系もしくは他系のス
トア動作によって書換えられた場合前記分岐ヒス）　Ｉ
）テーブル４１０（ＢＩＴ）に保持される分岐情報をも
正しく書換えるかもしくは該情報を無効果にする必要が
ある。さらに、分岐ヒストリテーブル４１０（Ｂ）ＩＴ
）は分岐命令のアドレスと分岐先アドレスを対にして保
持されるた鴎にアドレス変換テーブルが更新された場合
上記実アドレスで保持される分岐情報はすべて無効果に
する必要がある。

しかしながら、すでに説明したように、分岐ヒス）　Ｉ
Ｊテーブルを使用する分岐予測において予測は必ずしも
正確に行われる必要はな（・０すなわち、命令語の書換
えによって分岐方向や分岐先アドレスが変更されたとし
ても単に予測が間違えたものとして処理される。

問題は分岐ヒストリテーブルに登録された分岐命令がス
トア動作によって他の分岐命令以外の命令に置換えられ
るかもしくはアドレス変換テーブルの更新によって分岐
ヒス）　ＩＪテーフ゛ルに分岐命令として登録されたア
ドレス上に他の分岐命令以外の命令が割当てられた場合
のみである。このことから本発明では第１図に示すよう
に、分岐命令検出回路４２５を命令記憶回路４０８の出
力に付加することによりＢＨＴＨＩ工した命令語が確か
に分岐命令であることを確認する手段を設は分岐ヒスト
リテープ／Ｉ／４１０（ＢＨＴ）（７）出力１０６によ
りＢＨＴＨＩ　’Ｉ”　−カ？、＝とえ検出されても対
応する命令語が分岐命令でなければ該ＢＨＴ−ＢＩＴは
無効と見做して制御すればよ（・。

第１２図を参照すると、前記分岐命令検出回路４２５は
８バイト巾を有する命令記憶回路４０８の２バイト境界
毎の前半１）（イトの部分に分岐命令を検出する分岐命
令デコーダ１２０１，１２０２゜１２０３．および１２
０４．およびこれらデコータ゛１２０１−１２０４から
の出力を選択回路５０８力１らの選択指示信号１０２に
応答して選択する選択回路１２０６から構成されている
。

なお、前記命令記憶回路４０８の８バイトワード内のど
の位置においてＢＨＴ−）（ＩＴが発生したかはＢＨＴ
瘤Ｈ，ＩＴＬだＢＩＴ−ＡＡ（：２９．３０）の値を見
れはよ−・。

従って、すでに第２図で説明したプライオリティ回路５
０７の出力を選択信号として選択回路５０８から各レベ
ルのビットＢＨ’ｒｉ（：２９，３ｏ：からのＢＨＴ、
ＡＡ、（：２９，３０）信号が選択される。

該ＢＩＴ　−Ａ、Ａ（：２９　、３０　）の値を選択信
号として選択回路１２’０６により前記デコーダ１２０
１，１２０Ｓ１２０３．１２０４の出力から分岐命令検
出信号１１９を選択し出力する。

第１３図を参照すると、前記命令先取り制御回路４２４
はフリップフロッグｔ３０ｔ、真偽回路１３０２−１３
０４およびアンド回路１３０５かも構成されて（・る。

前記フリップフロップ１３０１は前記予測失敗信号１１
２を１マシンサイクル保持するための７リツプフロツプ
である。この回路４２４の出力はアドレスレジスタ４１
１の前段にあるセレクタの選択指示信号ととｉる。この
選択指示信号は、前記命令アドレス加算回路４１２の出
力、前記レジスタ４２３の出力、前記テーブル４１０の
出力、および分岐情報レジスタ４１９の出力のうどもの
と牙１を通訳するかを指示するための信号である。

なお、この命令先取り制御回路４２４のｆ廿１　＃：　
により分岐予測が的中したときには後述する第１７図の
命令処理が行なわれ、分岐予測力（失敗したときには後
述する第１８図の命令処理力′−１斤、　方われる。

前記命令アドレス加算回路１１は線１０６を介してＢＨ
，Ｔ−ＨＩＴ信号が出力されな（・とき分岐Ｎ０ＧＯ側
の命令の先取りを行うためのアドレス生成を行う。この
ときアドレスは実アドレスで加算が行われるために、例
え（１、ページングヲ行つコンピュータシステムにお（
・て前記アドレス加算がページ境界を越えた場合アドレ
ス変換を孕めてやり直す必要が生じる。

このために前記命令アドレス加話回路１１＋こページ境
界越え検出回路を設は該検出回路によリページ境界越し
が生じた場合信号線Ｌｌｌにより命令アドレス生成回路
１を起動し・命令先取り動作を改めて命令アドレス生成
回路（ＩＡ）４０１及び命令アドレス変換回路（ＩＡ、
）４０２から行うように制御すればよい。

ここで問題となるのはあらたに分岐ヒストリテーブルＢ
ＨＴ４１０に前記命令アドレス情報を登録するとき既存
のどの部分に格納された命令アドレス情報を追い出すか
である。この方法としては使われた順序、すガわち最も
古く使われたものから順に追（・出す方法Ｌ　ＲＵ　（
ＬｅａｓｔＲｅｃｅｎｔｌｙ　Ｕｓｅｄ　）情報が入っ
た順序、すなわち最も古く入ったものから１偵に追い出
す方法ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕ
ｔ）等があるがどちらを用いてもよい。

発明の効果 次に本発明の効果を第１４図から第１８図を参照しなが
ら詳細に説明する。

第１４図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分りられる。

（］）　　ＩＡスＩＣステージ：実き命令の命令アドレ
ス（論理アドレス）が生成 される。

（２）ＩＴステージ：生成された命令アドレスのアドレ
ス変換か行われる。

（３）ＩＣステージ：変換された命令の実アドレスで記
憶装置から命令か読出 される。

（４１１Ｄステージ：読出された命令がか読される。

（５＋　　ＯＡステージ：解読された命令のオペランド
アドレス（論理アドレス） が生成される。

（６）ＯＴステージ：生成されたオペランドアドレスの
アドレス変換が行なわ れる。

（７）ＱＣステージ：変換されたオペランドの実アドレ
スで記憶装置からオペ ランドが読出される。

（８）ＥＸステージ：命令が実行される。

上述のＩＴステージおよびＯＴステージのアドレス変換
にお（・てアドレス変換）くソファを設は必要な変換テ
ーブルが該アドレス変換／＜ソファに存在１゛れは上記
アドレス変換処理は高速に実行し有る。また、上述のＩ
ＣステージおよびＯＣステージの命令およびオペランド
の読出し動作にお（・て主記憶裂傷のテークの一部の写
しを保持てるキャッシーメそりを設は必要な命令および
オペランドが該キャッジ−メモリに存在すればＩＣステ
ージおよびＯＣステージの処理は高速に行（・うる。情
報処理システムは上述の各処理単位に対応したＩＪ　Ｉ
Ｊ−スを必ずしも有する必要はな（・、しかし、説明の
動部のためにここでは各処理単位にその機能を果す回路
があるものとする。上述のＩＴ、Ｏ’ｒおよび４ｃ、Ｑ
Ｃの各ステージの高速処理が可能なとき複数の命令の処
理の流れを無駄なく実行する８段の］くイブライン制御
が可能である。

このときの分岐命令を含む命令の処理の涼れを第１５図
および第１６図を参照し々から説明する。

第１５図は分岐命令の命令先取りにおいて前述のすべて
の分岐は１ＩＧｏ″であると予測した場合の命令の処理
の流れを示す。す寿わち、命令ＡＯは分岐命令ＢＣの分
岐条件を決定する命令で該分岐条件は命令ＡＯの実行結
果すなわち、時刻ｔ７において決定される。分岐命令Ｂ
Ｃは時刻ｔ４にお（・て解読されると命令アドレスの生
成回路を用（・て分岐命令Ｂ１のアドレスを生成し以後
Ｂ１命令を先取りするように動作する。

時刻ｔ２．ｔ３．およびｔ４には分岐Ｎ０ＧＯ側の後続
命令ＡＩ　、Ａ２　、およびＡ３の命令先取りのための
アドレス生成が開始される。時刻ｔ６．−およびｔ７に
は予測動作としての分岐ＧＯ側の後続命令Ｂ２およびＢ
３の命令先取゛り動作が開始される。時刻ｔ７において
分岐条件の判定結果により、時刻ｔ８以降は正しい命令
の処理の流れに従って処理が継続される。

この場合、分岐命令の出現によるパイプラインのロスサ
イクルは 予測的中（分岐Ｇｏ）　　のとき　　３サイクル予測失
敗（分岐Ｎ０ＧＯ）のとき　　３サイクルである。

分岐ＧＯ率γ　予測的中率αとしたときこの！ 場合、γ＝αであり予測的中率は５分５分である。従っ
てγ＝α＝０．５であり１分岐命令当り平均的なロスサ
イクルは ３×γ＋３×（ｌ−γ）＝３サイクヤ である。

一方第１６図は分岐命令の命令先取りにお（・て、前述
の同じ分岐命令の過去の結果に基づ（・て予測を行った
場合の命令の処理の流れを示す。

すなわち、分岐命令ＢＣは、時刻ｔ４にお（・て解読さ
れるとともに分岐命令のアドレステーブルを探索しその
有無によるかもしくは分岐指示フラグの指示の予測によ
り、分岐ＧＯ側の命令Ｂ１を先取りするか分岐Ｎ０ＧＯ
側の命令Ａ１を先取りするかを決定する。前回と同様に
時刻ｔ２．ｔ３およびｔ４には分岐Ｎ０ＧＯ側の後続命
令ＡＩ、Ａ２およびＡ３の命令先取りのためのアドレス
生成が開始される。時刻ｔ６およびｔ７には予測による
命令先取りの後続命令Ｂ１およびＢ２もしくはＡ４およ
びＡ５の命令のアドレス生成が開始される。時刻ｔ７に
おいて分岐条件の判定結果により時刻ｔ８以降は正しい
命令の処理の流れに従って処理が継続される。この場合
、分岐命令の出現によるパイプラインのロスサイクルは 分岐Ｇｏと予測して的中したとき　　　　３サイクル分
岐Ｎ０ＧＯと予測して的中したとき　　Ｏサイクル分岐
ＧＯと予測して失敗したとき　　　　３サイクル分岐Ｎ
０ＧＯと予測して失敗したとき　　６サイクルである。

従って、分岐ＧＯ率γ＝０．５　　予測的中率α；０，
８と仮定したとき１分岐命令当りの平均的なロスサイク
ルは ３・γ・α＋０・（１−γ）α十３γ（１−α）＋６（
１−γ）（１−α）　＝　２１サイクル を得る。

従ってこの従来の発明は同じ分岐命令の過去の結果に基
づいて予測を行った場合高い予測的中率を得るという原
理を用いることにより常に分岐ＧＯと予測する第１５図
に示す処理に比べ幾分の改良がみられる。しかし、この
改良された発明においてもたとえ予測的中時、分岐ＧＯ
の場合は依然として３サイクルのロスサイクルを要する
ことになり、これ以上短縮できな（・。従って分岐命令
が生じた場合たとえ予測が的中してもロスサイクルを生
じることになる。

第１７図および第１８図は本発明に−よる命令の処理の
流れを示して（・る。

本発明における命令の処理単位ＩＣステージは命令を記
憶装置から読出す機能の他に、分岐ヒストリテーブルを
索引し読出される命令のアドレスが該分岐ヒストリテー
ブルに登録されているか否かを検出し、登録されていれ
ば対応する分岐情報を読出し、登録されていなければ後
続命令の命令先取りのためのアドレスを生成する機能を
有する。

第１７図および第１８図を参照すると、分岐命令ＢＣの
時刻ｔ１における動作は次のようにして行なわれる。ま
ず、該分岐命令ＢＣが命令キャッシュメモリから読出さ
れると同時に分岐ヒストリテーブルが索引される。該分
岐命令ＢＣの命令アドレスが登録されていれば対応する
分岐情報が読出される。該分岐情報を分析した結果、分
岐ＧＯ側の予測として該分岐情報中に含まれる分岐先ア
ドレスにより分岐先命令Ｂ１の命令先取りを開始するか
もしくは分岐Ｎ０ＧＯ側の予測として分岐Ｎ０ＧＯ側の
命令Ａ１の命命アドレスを生成して命令Ａ１の先取りを
開始するかが決定される。以降時刻ｔ５までは前記分岐
命令ＢＣの予測期間であり予測側の後続命命が先取りさ
れ時刻ｔ５において分岐条件が決定される。予測的中時
には第１７図に示すようにパイプラインの流れは乱れを
生ずることなく処理が継続される。予測失敗時には第１
８図に示すようにｔ６時刻で前記分岐ヒス）　ＩＪテー
ブルの更新を行った後に正しい命令の流れから命令の取
出しを行うように制御される。この場合、分岐命令の出
現によるパイプラインのロスサイクルは 予測が的中したとき　　　０サイクル 予測が失敗したとき　　　５ザイクル である。予測的中率αはこの場合分岐方向だけでなく分
岐先アドレスをも予測することから分岐方向だけの予測
に比べ若干低くなるがその割合は微々たるものである。

従って、予測的中率α−０，８として１分岐命令当りの
平均的なロスサイクルは ０、２　＋　５・（１−α）　＝　１サイクルと々り従
来技術に比べて格段に改良される。

この発明では、分岐命令のアドレスと該分岐命令の分岐
先アドレスを含む分岐情報とを対にして記憶する分岐ヒ
ストリテーブルを命令先取り時に索引する。このあとで
前記分岐先アドレスで次の命令先取りを行わせしめるこ
とにより命令の解読を行うことなく前記分岐ヒストリテ
ーブルの記述に従って命令語を先取りすることができる
。このことにより本発明は該分岐ヒストリテーブルの記
述が正しい場合に限り命令バッファには命令の実行の経
路に従った命令の待行列を形成せしめ、情報処理システ
ムのパイプライン制御における分岐命令の実行をロスサ
イクルをとも々うことなく行なうことができると（・う
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は分岐ヒス
トリテーブルの詳細な構成を示す図、第３図は第２図の
記憶部５０１および６０１の記憶形式を示す図、第４図
は第２図のテスト回路５０３−５０６の詳細な構成を示
す図、第５図は命令語の構成を示す図、第６図は第２図
のプライオリティ回路５０７の詳細な構成を示す図、第
７図は第１のレジスタ４１７−４１９の格納形式を示す
図、第８図は第１図の予測確認回路４２０の詳細な構成
を示す図、第９図は第１図の命令記憶回路４０８におけ
る命令と分岐ヒストリテーブル４１０における分岐情報
との対応関係を説明するための図、第１０図は第９図の
テーブル４１０による命令先取り動作を説明するための
図、第１１図は予測失敗時における命令先取り動作開始
までの動作を説明するための図、第１２図は第１図の分
岐命令検出回路の詳細な構成を示す図、第１３図は第１
図１の命令先取り制御回路の詳細な構成を示す図、第１
４図は命令の処理の流れの概要を示す図、第１５図およ
び第１６図は従来の予浸Ｉ］方式を用（・た命令の処理
の流れを示す図、第１７図は本発明において、分岐命令
の予測が的中したときの命令の処理の流れを示す図、お
よび第１８図は本発明にお（・て分岐命令の予測が失敗
したときの命令の処理の流れを示す図である。 第１図から第１８において、４０１・・曲・命令アドレ
ス生成回路、４０２・・・・・・命令アドレス変換回路
、４０３・・・・・・命令解読回路、４’０４・・・・
・・オペランドアドレス生成回路、４０５・・・・・・
オペランドアドレス変換回路、４０６・・・・・・オペ
ランド読出し回路、４０７・・・・・・命令実行回路。 ４０８・・・・・・命令記憶回路、４０９・・・・・・
命令バッファ、４１０・・・・・・分岐ヒストリテーブ
ル（ＢＨＴ）、４１１・・・・・・命令アドレスレジス
タ（ＩＡＲ）、４１２・・・・・・命令アドレス加算回
路、４１３・・・・・・分岐情報バッファ、４１４・・
・・・・命令整列回路、４１５・・・・・・分岐情報切
換回路、４１６・・・・・・分岐情報レジスタ（ＱＲＯ
）、４１７・・・・・・分岐情報レジスタ（ＱＲＩ　）
、４．１８・・・・−・分岐情報レジスタ（ＱＲ２）、
４１９・・・・・・分岐情報レジスタ（ＱＲ３）、４２
０・・・・・・予測確認、回路、４２１・・・・・・ア
ドレス生成回路、４２２・・・・・・選択回路、４２３
・・・・・・レジスタ（Ｗ　Ｂ、　）、４２４・・・・
・・命令先取り制御回路、４２５・・・・・・分岐命令
検出回路、５０１．５０２・・・・・・記憶部、！５０
３　、５０４　。 ５０５．５０６・・・・・・テスト回路、５０７・・・
・・プライオリティ回路、５０８・・・・・・選択回路
、５０９・・・・・・オア回路。 さ ″　　　　　　　　　　　　　　　　　褒（ 寸 焚 ・　　　　　　口 ！。 乃ｆｊ　　囚 方１４図 ＋　ｔ□＋　ｆ１＋　ｔｚｌ　ｔ３＋　ｔ４１　ｔ５１
ｔ６Ｉｔ７＋ｔ８’粥１５圀 烙→’Ｑ−＞　”−＞　” ／４て　て　く　く

Claims (1)

1. 【特許請求の範囲】 命令先取り動作を行なうデータ処理装置の命令先取り制
   御方式において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
   先アドレスを含む分岐情報とを対にして記憶する分岐ヒ
   ストリテーブル手段と、先取りされた命令語が分岐命令
   であるか否かを検出する分岐命令検出手段と、 該分岐命令検出手段による先取りされた命令語が分岐命
   令でないとの検出に応答して命令語の先取りにおいて前
   記分岐ヒストリテーブル手段からの指示を無視せしめる
   ように制御する命令先取り制御手段とを含むことを特徴
   とする命令先取り制御方式。