JPS59147448A - 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法 - Google Patents
半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法Info
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- JPS59147448A JPS59147448A JP58020549A JP2054983A JPS59147448A JP S59147448 A JPS59147448 A JP S59147448A JP 58020549 A JP58020549 A JP 58020549A JP 2054983 A JP2054983 A JP 2054983A JP S59147448 A JPS59147448 A JP S59147448A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体素子搭載用リードフレームおよびこれを
用いて製造される半導体装置とその製造方法に係９、特
に半導体装置の内部リードの線幅を加工可能な最小線幅
することが可能なリードフレームとこれを用いた半導体
装置およびその製造方法に関する。
用いて製造される半導体装置とその製造方法に係９、特
に半導体装置の内部リードの線幅を加工可能な最小線幅
することが可能なリードフレームとこれを用いた半導体
装置およびその製造方法に関する。
（２）技術の背景
一般に、半導体素子搭載用リードフレームは、素子搭ｌ
ｆｔ？部と、これに搭載されるメモリチップ等の半導体
素子の入出力・やラドにワイヤ７］’ンデイングされる
内部リードとを備えており、これら素子載置部と内部リ
ードはそれぞれ、ステージ・ノぐ−およびタイ・パーに
よシ外枠に固定されている。
ｆｔ？部と、これに搭載されるメモリチップ等の半導体
素子の入出力・やラドにワイヤ７］’ンデイングされる
内部リードとを備えており、これら素子載置部と内部リ
ードはそれぞれ、ステージ・ノぐ−およびタイ・パーに
よシ外枠に固定されている。
素子載置部に半導体素子全搭載し、その入出力・ぐラド
と内部リードをワイヤボンダイングで接続した後に、プ
ラスチック等の樹脂で半導体素子をワイヤと共に封止し
、次いで外リードをタイ・ノ々−から切り離して、ノソ
ツケージに入った半導体装置が完成する。
と内部リードをワイヤボンダイングで接続した後に、プ
ラスチック等の樹脂で半導体素子をワイヤと共に封止し
、次いで外リードをタイ・ノ々−から切り離して、ノソ
ツケージに入った半導体装置が完成する。
このようにして製造されるパッケージの外形寸法を変え
ずに出来る限シ大きなチップをＡ、ケージに搭載できる
ことが要求されている。
ずに出来る限シ大きなチップをＡ、ケージに搭載できる
ことが要求されている。
（３） 従来技術と問題点
半導体素子を高密度にパッケージに搭載する次めには、
パッケージ投影面積に対するリードフレームの素子載置
部の面積を出来る限り大きくすることが必要である。し
かしながら、後に詳述する理由によシ、リードフレーム
の内部リードの線幅は、従来、様々の制限によシ、ある
値以下に狭くすることはできないという問題があった。
パッケージ投影面積に対するリードフレームの素子載置
部の面積を出来る限り大きくすることが必要である。し
かしながら、後に詳述する理由によシ、リードフレーム
の内部リードの線幅は、従来、様々の制限によシ、ある
値以下に狭くすることはできないという問題があった。
ｌ待に、メモリチップでは、入出力パッドはチップ上の
対向する２つの辺に集中して配置される傾向にあシ、こ
のため、内部リードのパターン配置も制約な受け、上記
間瑠は一層深刻であった。
対向する２つの辺に集中して配置される傾向にあシ、こ
のため、内部リードのパターン配置も制約な受け、上記
間瑠は一層深刻であった。
（４）発明の目的
従って、本発明の目的は、上記従来技術における問題に
かんがみ、内部リードとタイ・バーとの間に内部リード
支持バーを設けるという構想に基づき、半導体素子搭載
用リードフレームにおいて、内部リードの線幅を加工可
能な最小線幅とすることを可能にし、それによシ、ノ七
ッケージの寸法を従来と同様とすると、より大きな半導
体素子片をノ４ッケージに搭載することを可能にするこ
とにあシ、あるいはチップサイズを従来同様とすると、
・やステージの寸法をよシ小さくすることを可能にする
ことにある。
かんがみ、内部リードとタイ・バーとの間に内部リード
支持バーを設けるという構想に基づき、半導体素子搭載
用リードフレームにおいて、内部リードの線幅を加工可
能な最小線幅とすることを可能にし、それによシ、ノ七
ッケージの寸法を従来と同様とすると、より大きな半導
体素子片をノ４ッケージに搭載することを可能にするこ
とにあシ、あるいはチップサイズを従来同様とすると、
・やステージの寸法をよシ小さくすることを可能にする
ことにある。
（５）発明の構成
上記の目的を達成するための本発明の要旨は平行に延伸
する導電性材料の２本の外枠と、該外枠の間に配置され
た、半導体素子搭載用の素子載置部と、 該素子載置部を該外枠に固定させるステージ・パーと、 該素子載置部の周囲に先端が延伸する複数のリードと、
複数の該リードをそれぞれ連結し、且つ該外枠に固定さ
せるタイ・パーと、 特定のリードの該タイ・パーと該素子載置部との間に延
伸する部分と該タイ・パーとを連結するリード支持パー
とを備え、該特定のリードの該タイ・パーと該リード支
持バーとの間に延在する少なくとも一部分は他のリード
の該クイ・パーと該素子載置部との間に延在する部分に
比べて狭幅に形成されていることを特徴とする半導体素
子搭載用リードフレーム。
する導電性材料の２本の外枠と、該外枠の間に配置され
た、半導体素子搭載用の素子載置部と、 該素子載置部を該外枠に固定させるステージ・パーと、 該素子載置部の周囲に先端が延伸する複数のリードと、
複数の該リードをそれぞれ連結し、且つ該外枠に固定さ
せるタイ・パーと、 特定のリードの該タイ・パーと該素子載置部との間に延
伸する部分と該タイ・パーとを連結するリード支持パー
とを備え、該特定のリードの該タイ・パーと該リード支
持バーとの間に延在する少なくとも一部分は他のリード
の該クイ・パーと該素子載置部との間に延在する部分に
比べて狭幅に形成されていることを特徴とする半導体素
子搭載用リードフレーム。
また、上記本発明によるリードフレームを用いて製造さ
れる半導体装置とその製造方法が提供される。
れる半導体装置とその製造方法が提供される。
（６）発明の実施例
以下本発明の実施例を従来例と対比しながら図面を参照
しつつ説明する。
しつつ説明する。
本発明の詳細な説明する前に、従来例とその問題点を第
１図および第２図によって記述する。
１図および第２図によって記述する。
第１図は従来のリードフレームの１例の一部奢示すパタ
ーン配置図でおる。第１図において、１つの半導体素子
搭載部のすべてとこれに隣接する半導体搭載部の一部と
が示されてお９．１１および１２は外枠、３は半導体素
子搭載用の素子載置部、４１および４２は外枠１１およ
び１２と素子載置部を連結するステージ・パー、５１〜
５８は内部リード、６１および６２はタイ・パーである
。
ーン配置図でおる。第１図において、１つの半導体素子
搭載部のすべてとこれに隣接する半導体搭載部の一部と
が示されてお９．１１および１２は外枠、３は半導体素
子搭載用の素子載置部、４１および４２は外枠１１およ
び１２と素子載置部を連結するステージ・パー、５１〜
５８は内部リード、６１および６２はタイ・パーである
。
これら、リードフレームを構成する各部はモツケルー鉄
合金あるいは銅合金で一体的に形成されている。
合金あるいは銅合金で一体的に形成されている。
素子載置部３に一点鎖線１０でその外形が示される半導
体素子が搭載された後、その半導体素子の電極パッド７
１〜７８と内ＩＪ −）’ ５１〜５８とが金等のワイ
ヤ８１〜８８によってそれぞれワイヤビンディングされ
る。この後、グラスチック等の樹脂によシ、半導体素子
とワイヤを含む封止部９を封止し、次いで、タイ・パー
６１および６２を切断除去すると共にステージ・パーか
ら外枠１１および１２を切断除去することにより、１チ
ツプの半導体装置が完成する。
体素子が搭載された後、その半導体素子の電極パッド７
１〜７８と内ＩＪ −）’ ５１〜５８とが金等のワイ
ヤ８１〜８８によってそれぞれワイヤビンディングされ
る。この後、グラスチック等の樹脂によシ、半導体素子
とワイヤを含む封止部９を封止し、次いで、タイ・パー
６１および６２を切断除去すると共にステージ・パーか
ら外枠１１および１２を切断除去することにより、１チ
ツプの半導体装置が完成する。
半導体素子の中でもメモリチップ等では、電極パッドは
チップ上の対向する２つの辺に集中して配置される。こ
の２つの辺は第１図の例では外枠１１および１２に平行
な辺である。一方、リードは封止部９の外側に露出する
が、この露出部は電極パッドの配列方向と直角な方向に
配列している必要がある。このような内リードと電極パ
ッドとのワイヤボンディングを短距離のワイヤで行なう
ためには、内リードの形状は、内リード５１゜５３．５
５．および５７の如く略２型か、または内リード５２．
５４．５６．および５８の如くＬ型とする必要がある。
チップ上の対向する２つの辺に集中して配置される。こ
の２つの辺は第１図の例では外枠１１および１２に平行
な辺である。一方、リードは封止部９の外側に露出する
が、この露出部は電極パッドの配列方向と直角な方向に
配列している必要がある。このような内リードと電極パ
ッドとのワイヤボンディングを短距離のワイヤで行なう
ためには、内リードの形状は、内リード５１゜５３．５
５．および５７の如く略２型か、または内リード５２．
５４．５６．および５８の如くＬ型とする必要がある。
この場合、封止部９の面積、すなわちパッケージ面積に
対する素子載置部３の面積比を出来る限り大きくするこ
とが要求されている。しかしながら、各内リードの線幅
は第２図を参照しながら以下に述べるように様々の理由
で制限されているため、従来は、上記面積比の増大を図
ることは困難であった。
対する素子載置部３の面積比を出来る限り大きくするこ
とが要求されている。しかしながら、各内リードの線幅
は第２図を参照しながら以下に述べるように様々の理由
で制限されているため、従来は、上記面積比の増大を図
ることは困難であった。
第２図は第１図のｔ！ターン配置図の一部拡大図である
。第２図において、第１図の円で示された部分が拡大さ
れて示されておシ、第１図と第２図で同一参照番号は同
一部分を示している。第２図において、Ｗｌは封止部９
の外枠１１．１２に直角な方向の一辺と、これに平行な
内リード５１の一辺との間の距離を示しておシ、Ｗ２は
内リード５１の上記方向に伸長する部分の線幅を示して
おシ、Ｗ３は内リード５１と５２の上記方向に伸長する
部分における間隔を示しておｐ、ｗ４は内リード５２の
上記方向に伸長する部分における線幅を示しておｐ、ｗ
、は内リード５２の上記方向に伸長する部分の一辺と素
子載置部３の上記方向の一辺との間の距離を示している
。Ｗ１＋Ｗ２ 十Ｗ３＋Ｗ４＋Ｗ５の値を出来る限シ小
さくすることによシ、前述の面積比を大きくすることが
出来、従って半導体素子の高密度化が可能となる。しか
しながら、Ｗ！〜Ｗ５にはそれぞれ、次のような制限が
ある。
。第２図において、第１図の円で示された部分が拡大さ
れて示されておシ、第１図と第２図で同一参照番号は同
一部分を示している。第２図において、Ｗｌは封止部９
の外枠１１．１２に直角な方向の一辺と、これに平行な
内リード５１の一辺との間の距離を示しておシ、Ｗ２は
内リード５１の上記方向に伸長する部分の線幅を示して
おシ、Ｗ３は内リード５１と５２の上記方向に伸長する
部分における間隔を示しておｐ、ｗ４は内リード５２の
上記方向に伸長する部分における線幅を示しておｐ、ｗ
、は内リード５２の上記方向に伸長する部分の一辺と素
子載置部３の上記方向の一辺との間の距離を示している
。Ｗ１＋Ｗ２ 十Ｗ３＋Ｗ４＋Ｗ５の値を出来る限シ小
さくすることによシ、前述の面積比を大きくすることが
出来、従って半導体素子の高密度化が可能となる。しか
しながら、Ｗ！〜Ｗ５にはそれぞれ、次のような制限が
ある。
■ Ｗｌは引抜き強度を確保するためある程度以上は必
要である。
要である。
■ Ｗ２は内リード５１がワイヤボンディングの際、あ
るいは樹脂封止の際に容易に変形したシ移動したシしな
いだけの幅が必要である。
るいは樹脂封止の際に容易に変形したシ移動したシしな
いだけの幅が必要である。
■ Ｗ４はワイヤ・ポンディングが可能なだけの幅が必
要である。
要である。
■ Ｗ３およびＷ５は加工技術およびリードフレームの
厚さによって決定される。
厚さによって決定される。
第１図に示した従来のリードフレームでは、上記■〜■
の条件によシ、Ｗ１〜Ｗ５の和の値は充分に小さくする
ことが出来なかった。
の条件によシ、Ｗ１〜Ｗ５の和の値は充分に小さくする
ことが出来なかった。
本発明では上記■の条件に着目し、内リードをリード支
持パーでタイ・パーに支えることにょ広Ｗ２の値を小さ
くすることを可能にする。
持パーでタイ・パーに支えることにょ広Ｗ２の値を小さ
くすることを可能にする。
第３図は本発明の一実施例によるリードフレームの一部
を示すパターン配置図である。第３図において、ｌｌａ
および１２ａは外枠、３ａは素子載置部、４１ａおよび
４２ａはステージパー、５１ａ〜５８ａは内リード、６
１ａおよび６２ａはタイ・パーであシ、これらは第１図
の従来例におけるものと実質的に同一である。第１図と
異なるところは、略２形の内リード５１ａ、５３ａ。
を示すパターン配置図である。第３図において、ｌｌａ
および１２ａは外枠、３ａは素子載置部、４１ａおよび
４２ａはステージパー、５１ａ〜５８ａは内リード、６
１ａおよび６２ａはタイ・パーであシ、これらは第１図
の従来例におけるものと実質的に同一である。第１図と
異なるところは、略２形の内リード５１ａ、５３ａ。
５５ａおよび５７ａの各々の先端部とタイ・パー６１ａ
または６２ａとの間に、点線の円で示されるようなリー
ド支持パー１００ａ、１０１ａ。
または６２ａとの間に、点線の円で示されるようなリー
ド支持パー１００ａ、１０１ａ。
１０２ａ 、１０３ａが設けられていることである。
例えば、内部リード５１ｇの先端部とタイ・パー６１ａ
との間に設けられたリード支持パー１００ａは、内部リ
ード５１ａの先端部をタイ・パー６１ａに固定させるブ
リッジ１１０および１１１を備えておシ、ブリッジ１１
０と１１１の間は中空になっている。他のり−ト２支持
パーの構成も支持パー１００ａと同様である。
との間に設けられたリード支持パー１００ａは、内部リ
ード５１ａの先端部をタイ・パー６１ａに固定させるブ
リッジ１１０および１１１を備えておシ、ブリッジ１１
０と１１１の間は中空になっている。他のり−ト２支持
パーの構成も支持パー１００ａと同様である。
第３図のリードフレームの素子載置部３ａに半導体素子
を搭載し、内リードと半導体素子の電極・ぐラドとのワ
イヤ７］？ンデイングを行ない、次いでプラスチック等
により封止部９ａを封止する迄は、内リード５１ａ、５
３ａ、５！５ａ、５７ａは、リード支持パー１００ａ
、１０１ａ 、１０２ａ 。
を搭載し、内リードと半導体素子の電極・ぐラドとのワ
イヤ７］？ンデイングを行ない、次いでプラスチック等
により封止部９ａを封止する迄は、内リード５１ａ、５
３ａ、５！５ａ、５７ａは、リード支持パー１００ａ
、１０１ａ 、１０２ａ 。
１０３ａによってそれぞれタイ・パーに固定・支持され
ているため、ワイヤボンディングや封止等の作業時にこ
れらの内リードが変形したシ移動したシする確率は従来
と比較して少なくなる。換言すれば、例えば内リード５
１ａのタイ・パー６１＆と同一方向に伸長する部分の線
幅Ｗ２ａは、第１図の従来例における線幅Ｗ２と比較し
て充分小さくすることが可能となる。同様に、内リード
５３ａ。
ているため、ワイヤボンディングや封止等の作業時にこ
れらの内リードが変形したシ移動したシする確率は従来
と比較して少なくなる。換言すれば、例えば内リード５
１ａのタイ・パー６１＆と同一方向に伸長する部分の線
幅Ｗ２ａは、第１図の従来例における線幅Ｗ２と比較し
て充分小さくすることが可能となる。同様に、内リード
５３ａ。
５５ａ、および５７ａの線幅も従来より小さくすること
ができる。従って、１素子当シのリードフレームの幅１
１を従来同様とすると、素子載置部３ａとクイ・パー６
１ａの間の距離ｔ２は従来より小とすることができ、素
子載置部３Ｂの幅ｔ３は従来よシ大とすることができる
。こうして、ノ９ッケージ面積に対する素子載置部の面
積の比を従来よシ大きくすることが可能となシ、半導体
素子の高密度実装が実現される。また、チップサイズを
従来同様とすれば、リードフレームの１素子当シの幅は
従来よシ小にすることができる。
ができる。従って、１素子当シのリードフレームの幅１
１を従来同様とすると、素子載置部３ａとクイ・パー６
１ａの間の距離ｔ２は従来より小とすることができ、素
子載置部３Ｂの幅ｔ３は従来よシ大とすることができる
。こうして、ノ９ッケージ面積に対する素子載置部の面
積の比を従来よシ大きくすることが可能となシ、半導体
素子の高密度実装が実現される。また、チップサイズを
従来同様とすれば、リードフレームの１素子当シの幅は
従来よシ小にすることができる。
なお、半導体素子の封止後、当然のことながら、内’）
）’５１ａ〜５７ｍと共に内リード支持パー１００
ａ〜１０３ａをタイ・パー６１ａおよび６２ａから切シ
離して、完成された半導体装置が得られる。
）’５１ａ〜５７ｍと共に内リード支持パー１００
ａ〜１０３ａをタイ・パー６１ａおよび６２ａから切シ
離して、完成された半導体装置が得られる。
第４図は本発明の他の実施例によるリードフレームの一
部を示すパターン配置図である。同図において、１１ｂ
および１２ｂは外枠、３ｂは素子載置部、４１ｂおよび
４２ｂはステージ・パー、５１ｂ〜５８ｂは内リード、
６１ｂおよび６．２ｂはタイ・パーである。本実施例に
おいては、素子載置部３ｂを支持するステージ・パー４
１ｂおよび４２ｂが、外枠１１ｂおよび１２ｂに直接は
固定されておらず、タイ・パー６１ｂおよび６２ｂに固
定されている。タイ・パー６１ｂおよび６２ｂは従来同
様に外枠１１ｂおよび１２ｂに固定されている。また、
第３図の実施例と異なシ、内ＩＪ−ド５１ｂ〜５８ｂに
加えて、内リード５１ｃ〜５８ｅが入出力ノヤツドの配
置される素子載置部の辺に対向して設けられている。こ
の配置により、第３図におけるよシも多数の電極パッド
と内リードとのワイヤボンディングが可能となる。
部を示すパターン配置図である。同図において、１１ｂ
および１２ｂは外枠、３ｂは素子載置部、４１ｂおよび
４２ｂはステージ・パー、５１ｂ〜５８ｂは内リード、
６１ｂおよび６．２ｂはタイ・パーである。本実施例に
おいては、素子載置部３ｂを支持するステージ・パー４
１ｂおよび４２ｂが、外枠１１ｂおよび１２ｂに直接は
固定されておらず、タイ・パー６１ｂおよび６２ｂに固
定されている。タイ・パー６１ｂおよび６２ｂは従来同
様に外枠１１ｂおよび１２ｂに固定されている。また、
第３図の実施例と異なシ、内ＩＪ−ド５１ｂ〜５８ｂに
加えて、内リード５１ｃ〜５８ｅが入出力ノヤツドの配
置される素子載置部の辺に対向して設けられている。こ
の配置により、第３図におけるよシも多数の電極パッド
と内リードとのワイヤボンディングが可能となる。
第３図と同様に、本実施例においても内リード支持Ａ−
１００ｔ）ｅｌｏｌｂ、１０２ｂ、および１０３ｂが内
リード５１． ｂ 、 ５３ ｂ 、 ５５ ｂ 、お
よび５７ｂの先端部とタイ・パー６１ｂまたは６２ｂと
の間に設けられている。
１００ｔ）ｅｌｏｌｂ、１０２ｂ、および１０３ｂが内
リード５１． ｂ 、 ５３ ｂ 、 ５５ ｂ 、お
よび５７ｂの先端部とタイ・パー６１ｂまたは６２ｂと
の間に設けられている。
ステージ・パー４１ｂおよび４２ｂは、耐湿性の向上の
ために、リード支持パーと同様の構造にしである。
ために、リード支持パーと同様の構造にしである。
第５図（ａ） 、 （ｂ）および（ｃ）は、第４図のリ
ードフレームに半導体素子を搭載し、ワイヤポンディン
グを行ない、次いでプラスチック等で封止部を封止し、
その後内リードおよびステージ・パーをタイ・パーから
切シ離して得られた半導体装置の上平面図、側面図、お
よび下半面図をそれぞれ示している。この半導体装置は
チップキャリア形に形成してあシ、そのため、内リード
５１ｂ〜５８ｂおよび５１ｅ〜５８ｃは内側に折シ曲げ
られていて、予め配線パターンが施された図示しない基
板に容易にはんだ付けできるようになっている。図から
れかるように、半導体装置の側面には内部リード支持ノ
々−１０１ｂ〜１０３ｂの切シロが見えている。なお、
前述したように、ステージ・パー４１ｂおよび４２ｂも
内部リード支持パーと同様にブリッジと中空部からなっ
ているので、その切シロは内部リード支持バーと同じく
小さい。このため、水分が半導体装置内部に侵入しにく
く、耐湿性は第３図に示したステージ・パーへ用いた場
合よシよい。
ードフレームに半導体素子を搭載し、ワイヤポンディン
グを行ない、次いでプラスチック等で封止部を封止し、
その後内リードおよびステージ・パーをタイ・パーから
切シ離して得られた半導体装置の上平面図、側面図、お
よび下半面図をそれぞれ示している。この半導体装置は
チップキャリア形に形成してあシ、そのため、内リード
５１ｂ〜５８ｂおよび５１ｅ〜５８ｃは内側に折シ曲げ
られていて、予め配線パターンが施された図示しない基
板に容易にはんだ付けできるようになっている。図から
れかるように、半導体装置の側面には内部リード支持ノ
々−１０１ｂ〜１０３ｂの切シロが見えている。なお、
前述したように、ステージ・パー４１ｂおよび４２ｂも
内部リード支持パーと同様にブリッジと中空部からなっ
ているので、その切シロは内部リード支持バーと同じく
小さい。このため、水分が半導体装置内部に侵入しにく
く、耐湿性は第３図に示したステージ・パーへ用いた場
合よシよい。
第３図および第４図のいずれの実施例においても、リー
ド支持パーをタイ・パーから切シ離して半導体装置とし
て完成した後も、樹脂の部分に残っているリード支持パ
ーによって、リードの引き抜き強度は補償されている。
ド支持パーをタイ・パーから切シ離して半導体装置とし
て完成した後も、樹脂の部分に残っているリード支持パ
ーによって、リードの引き抜き強度は補償されている。
本発明は前述の実施例に限定されるものではなく、様々
の変形が本発明の範囲に含まれ得ることは当業者に明ら
かであろう。例えば、内部リードの数は任意であシ、そ
の形も略２形やＬ形に限定されない。
の変形が本発明の範囲に含まれ得ることは当業者に明ら
かであろう。例えば、内部リードの数は任意であシ、そ
の形も略２形やＬ形に限定されない。
（７）発明の詳細
な説明したように、本発明によれば、内部リードとタイ
・パーとの間に内部リード支持パーを設けたことによシ
、半導体素子搭載用リードフレームにおいて、内部リー
ドの一部の線幅を加工可能な最少線幅にすることが可能
となシ、従って半導体素子を高密度に／ｆッケージに実
装することが可能となる。
・パーとの間に内部リード支持パーを設けたことによシ
、半導体素子搭載用リードフレームにおいて、内部リー
ドの一部の線幅を加工可能な最少線幅にすることが可能
となシ、従って半導体素子を高密度に／ｆッケージに実
装することが可能となる。
第１図は従来のリードフレームの１例の一部を示すパタ
ーン配置図、第２図は第１図の一部拡大図、第３図は本
発明の一実施例によるリードフレームの一部を示すパタ
ーン配置図、第４図は本発明の他の実施例によるリード
フレームの一部を示すパターン配置図、そして第５図（
ａ） 、 （ｂ）および（ｃ）は第４図のリードフレー
ムを用いて製造された半導体装置の上平面図、側面図お
よび下半面図である。 １１ａ、１２ａ、１１ｂ、１２ｂ・−・外枠、３ａ。 ３ ｂ−・・素子載置部、４１ａ、４２ａ、４１ｂ。 ４２ ｂ−・・ステージ・パー、５１ａ 〜５８ａ、５
１ｂ〜５８ｂ 、５１ｃ〜５８ｃ・・・内部リード、６
１ａ。 ６２８．６１ｂ、６２ｂ・・・タイ・パー、９ ａ−封
止部、１００ａ 〜１０３ａ 、１００ｂ−１０３ｂ・
・・内部リード支持パー。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図
ーン配置図、第２図は第１図の一部拡大図、第３図は本
発明の一実施例によるリードフレームの一部を示すパタ
ーン配置図、第４図は本発明の他の実施例によるリード
フレームの一部を示すパターン配置図、そして第５図（
ａ） 、 （ｂ）および（ｃ）は第４図のリードフレー
ムを用いて製造された半導体装置の上平面図、側面図お
よび下半面図である。 １１ａ、１２ａ、１１ｂ、１２ｂ・−・外枠、３ａ。 ３ ｂ−・・素子載置部、４１ａ、４２ａ、４１ｂ。 ４２ ｂ−・・ステージ・パー、５１ａ 〜５８ａ、５
１ｂ〜５８ｂ 、５１ｃ〜５８ｃ・・・内部リード、６
１ａ。 ６２８．６１ｂ、６２ｂ・・・タイ・パー、９ ａ−封
止部、１００ａ 〜１０３ａ 、１００ｂ−１０３ｂ・
・・内部リード支持パー。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、平行に延伸する導電性材料の２本の外枠と、該外枠
の間に配置された、半導体素子搭載用の素子載置部と、 該素子ｆｉｊｌｊ置部を該外枠に固定させるステージ・
パーと、 該素子載置部の周囲に先端が延伸する複数のリードと、
複数の該リードをそれぞれ連結し、且つ該外枠に固定さ
せるタイ・パーと、 特定のリードの該タイ°バーと該素子載置部との間に延
伸する部分と該タイ・パーとを連結するリード支持パー
とを備え、該特定のリードの該タイ゛パーと該リード支
持バーとの間に延在する少なくとも一部分は他のリード
の該タイ・パーと該素子載置部との間に延在する部分に
比べて狭幅に形成されていることを特徴とする半導体素
子搭載用リードフレーム。 ２、該リード支持バーは該素子載置部に搭載された半導
体素子の封止時に切断容易となるように、中央部に穴を
備えていることを特徴とする特許請求の範囲第１項記載
の半導体素子搭載用リードフレーム。 ３、該タイ・パーは該外枠の長さ方向と直角をなす方向
に延伸して該外枠に結合していることを４、該ステージ
・パーは該外枠に直接に結合していることを特徴とする
特許請求の範囲第３項記載の半導体素子搭載用リードフ
レーム。 ５、該ステージ・パーは該外枠に、該クイ・パーを介し
て結合していることを特徴とする特許請求の範囲第３項
記載の半導体素子搭載用リードフレーム。 ６、該素子搭載部に搭載される半導体素子の電極ａ２ド
の配列方向は該タイ・パーの延伸方向と直角をなす２辺
に配列されていることを特徴とする特許請求の範囲第１
項記載の半導体素子搭載用リードフレーム。 ７、半導体素子と、該半導体素子搭載用の素子載置部と
、該素子載置部の周囲に先端が延伸し、且つ半導体素子
の電極・ヤツドにワイヤデンディングされる複数のリー
ドとを樹脂封止してなシ、該複数のリードのうち特定の
リードの該樹脂内に封止された少なくとも一部分は他の
リードの樹脂内に封止された部分に比べて狭幅に形成さ
れておシ、且つ該特定のリードの狭幅の部分は分岐部分
を有し、該分岐部分は該樹脂の外部へ向って延伸し、そ
の先端は該樹脂から表出していることを特徴とする半導
体装置。 ８、平行に延伸する導電性材料の２本の外枠と、該外枠
の間に配置された、半導体素子搭載用の素子載置部と、 該素子載置部を該外枠に固定させるステージ・バーと、 該素子載置部の周囲に先端が延伸する複数のリードと、 複数の該リードをそれぞれ連結し、且つ該外枠に固定さ
せるタイ・パーと 特定のリードの該クイパーと該素子載置部との間に延伸
する部分と該タイ・バーとを連結するリード支持バーと
を備え、該特定のリードの該タイバーと該リード支持パ
ーとの間に延在する少なくとも一部分は、他のリードの
該タイ・パーと該素子載置部との間に延在する部分に比
べて狭幅に形成された半導体素子搭載用リードフレーム
に、半導体素子を搭載し、該半導体素子上の電極ノ＋ッ
ドと該リードとをワイヤで接続し、該半導体素子を樹脂
で封止した後に該樹脂から表出している該リード支持パ
ーを切断除去する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020549A JPS59147448A (ja) | 1983-02-12 | 1983-02-12 | 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法 |
| DE8484300842T DE3477864D1 (en) | 1983-02-12 | 1984-02-10 | Lead frame for a semiconductor element |
| EP84300842A EP0118237B1 (en) | 1983-02-12 | 1984-02-10 | Lead frame for a semiconductor element |
| US07/185,301 US4801997A (en) | 1983-02-12 | 1988-04-19 | High packing density lead frame and integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020549A JPS59147448A (ja) | 1983-02-12 | 1983-02-12 | 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147448A true JPS59147448A (ja) | 1984-08-23 |
| JPS6348430B2 JPS6348430B2 (ja) | 1988-09-29 |
Family
ID=12030227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020549A Granted JPS59147448A (ja) | 1983-02-12 | 1983-02-12 | 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4801997A (ja) |
| EP (1) | EP0118237B1 (ja) |
| JP (1) | JPS59147448A (ja) |
| DE (1) | DE3477864D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355448U (ja) * | 1986-09-26 | 1988-04-13 | ||
| JPS63120453A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 混成集積回路装置 |
| JP2015170822A (ja) * | 2014-03-10 | 2015-09-28 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
| JP2015179737A (ja) * | 2014-03-19 | 2015-10-08 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261324A1 (en) * | 1986-09-26 | 1988-03-30 | Texas Instruments Incorporated | Plastic package for large chip size integrated circuit |
| US4980219A (en) * | 1988-04-06 | 1990-12-25 | Casio Computer Co., Ltd. | Carrier tape for bonding IC devices and method of using the same |
| US4916519A (en) * | 1989-05-30 | 1990-04-10 | International Business Machines Corporation | Semiconductor package |
| JP2515032B2 (ja) * | 1990-04-18 | 1996-07-10 | 株式会社東芝 | 半導体装置用リ―ドフレ―ム |
| US5036381A (en) * | 1990-06-15 | 1991-07-30 | Motorola, Inc. | Multiple electronic devices within a single carrier structure |
| US5114880A (en) * | 1990-06-15 | 1992-05-19 | Motorola, Inc. | Method for fabricating multiple electronic devices within a single carrier structure |
| JP2877479B2 (ja) * | 1990-09-27 | 1999-03-31 | 株式会社東芝 | 半導体装置用リードフレーム |
| US5150194A (en) * | 1991-04-24 | 1992-09-22 | Micron Technology, Inc. | Anti-bow zip lead frame design |
| US5231755A (en) * | 1991-08-20 | 1993-08-03 | Emanuel Technology, Inc. | Method of forming soluble alignment bars |
| US5177591A (en) * | 1991-08-20 | 1993-01-05 | Emanuel Norbert T | Multi-layered fluid soluble alignment bars |
| US5939775A (en) * | 1996-11-05 | 1999-08-17 | Gcb Technologies, Llc | Leadframe structure and process for packaging intergrated circuits |
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| US6991960B2 (en) * | 2001-08-30 | 2006-01-31 | Micron Technology, Inc. | Method of semiconductor device package alignment and method of testing |
| KR102071078B1 (ko) * | 2012-12-06 | 2020-01-30 | 매그나칩 반도체 유한회사 | 멀티 칩 패키지 |
Citations (2)
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| JPS5842246A (ja) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7018378A (ja) * | 1970-12-17 | 1972-06-20 | ||
| US3791025A (en) * | 1972-04-06 | 1974-02-12 | Teledyne Inc | Method of manufacturing an electronic assembly |
| US4066839A (en) * | 1972-11-16 | 1978-01-03 | Sgs-Ates Componenti Elettronici S.P.A. | Molded body incorporating heat dissipator |
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| US4138691A (en) * | 1977-06-07 | 1979-02-06 | Nippon Electric Co., Ltd. | Framed lead assembly for a semiconductor device comprising insulator reinforcing strips supported by a frame and made integral with lead strips |
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| US4331740A (en) * | 1980-04-14 | 1982-05-25 | National Semiconductor Corporation | Gang bonding interconnect tape process and structure for semiconductor device automatic assembly |
| JPS5758344A (en) * | 1980-09-24 | 1982-04-08 | Nec Corp | Semiconductor device |
| US4441118A (en) * | 1983-01-13 | 1984-04-03 | Olin Corporation | Composite copper nickel alloys with improved solderability shelf life |
-
1983
- 1983-02-12 JP JP58020549A patent/JPS59147448A/ja active Granted
-
1984
- 1984-02-10 EP EP84300842A patent/EP0118237B1/en not_active Expired
- 1984-02-10 DE DE8484300842T patent/DE3477864D1/de not_active Expired
-
1988
- 1988-04-19 US US07/185,301 patent/US4801997A/en not_active Expired - Fee Related
Patent Citations (2)
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| JPS5623765A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Molded type electronic device |
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| JPS63120453A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 混成集積回路装置 |
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| JP2015179737A (ja) * | 2014-03-19 | 2015-10-08 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3477864D1 (en) | 1989-05-24 |
| EP0118237A2 (en) | 1984-09-12 |
| EP0118237B1 (en) | 1989-04-19 |
| EP0118237A3 (en) | 1986-03-26 |
| JPS6348430B2 (ja) | 1988-09-29 |
| US4801997A (en) | 1989-01-31 |
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