JP2907801B2 - ボトムリード半導体パッケージ及びその製造方法 - Google Patents
ボトムリード半導体パッケージ及びその製造方法Info
- Publication number
- JP2907801B2 JP2907801B2 JP9341157A JP34115797A JP2907801B2 JP 2907801 B2 JP2907801 B2 JP 2907801B2 JP 9341157 A JP9341157 A JP 9341157A JP 34115797 A JP34115797 A JP 34115797A JP 2907801 B2 JP2907801 B2 JP 2907801B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- internal
- leads
- group
- bottom lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
体パッケージ(bottom lead semiconductor package:B
LP)及びその製造方法に関し、詳しくは、半導体パッ
ケージの基板への実装良好なボトムリード半導体パッケ
ージ及びその製造方法に関する。
all outline package)型とSOJ(small outline J-le
ad)型に分類され、それら半導体パッケージは、全て外
部との電気的連結通路になる外部リードがパッケージ本
体の側面外方に露出して形成されている。
ドがパッケージ本体の側面外方に露出されている分、基
板への実装において基板に対するパッケージの占有面積
比が大きくなると共に、該パッケージの実装作業時及び
運搬時に外部リードが容易に撓んで不良品が発生すると
いう欠点があった。
トムリード半導体パッケージが開発され、米国特許第
5,428,248号(1995.6.27)に提示さ
れている。
5に示すように、下面が基板(20)に連結された複数
のボトムリード11と、それらボトムリード11の外端
から外方斜め上方に屈曲・延伸させた後、更に外方に向
かって水平に延伸させた内部リード12と、を備えたリ
ードフレーム13と;ボトムリード群11の上面に絶縁
性接着剤14を介して接着された半導体チップ15と;
該半導体チップのチップパッド(図示されず)と該内部
リードの夫々とを電気的に連結する複数の導電性ワイヤ
16と;から構成された基本単位の該リードフレーム、
該半導体チップ及び該導電性ワイヤを包含する所定部位
をモールディング樹脂によりモールディングしてパッケ
ージ本体17を形成したものである。尚、該モールディ
ングは、該ボトムリード群の下面が該パッケージ本体の
下面に露出するように行われ、該露出させられたボトム
リードの下部表面には鉛メッキが施されていた。
ード半導体パッケージにおいては、該パッケージの基板
に対する占有面積比が小さくなり、更に該外部リードの
損傷が防止される等、外部リードがパッケージ本体の側
面外方に露出形成された半導体パッケージより利点を有
するものであるが、ボトムリードの下面とパッケージ本
体の下面とが殆ど同一レベルを有するため、印刷回路基
板等の基板20への実装法としての定法であるソルダー
25を用いた該ボトムリードの下面と該基板とのソルダ
ー接合(solder joint)すなわち、ソルダーにより該ボ
トムリードと該基板とを電気的に接合する方法にて行う
と、強固な接合が得られず、しかも該ソルダーの高さの
分だけ該パッケージの実装高さも高くなるという問題点
があった。また、該基板とボトムリードとの接合には所
要の面積を必要とするので、ボトムリードの配設密度に
は制約があった。
ド半導体パッケージの印刷回路基板等の基板への実装に
おいて、強固なソルダー接合がなされ、しかも該パッケ
ージの実装高さを最小化し得る、と共に該ボトムリード
を高密度に配設可能なボトムリード半導体パッケージ及
びその製造方法を提供しようとするものである。
意検討した結果、該パッケージ内のリードの態様に工夫
をこらすことによってこの目的を達成することができる
ことを見いだし、本発明を完成させるに至ったものであ
る。すなわち、本発明の半導体パッケージは、所定面積
の空白域70を挟んでその両側に、所定の間隔を置いて
配された複数のボトムリード31と、該ボトムリード群
の各外端から夫々該ボトムリードより離れるように一旦
斜め上方に延伸し、次いで該ボトムリードより更に離れ
るように水平に延伸する複数の内部リード32とを備え
た複数のリード33と、左右の該内部リード群の外端を
夫々連結・支持する長方形枠状のリード支持体61と、
を備えたボトムリードフレーム62と;該ボトムリード
群の上面に絶縁性接着剤34を介して接着された半導体
チップ35と;該半導体チップと各内部リードとを夫々
電気的に連結する導電性ワイヤ36と;該ボトムリード
フレーム、該半導体チップ及び該導電性ワイヤ群を密封
して成形したモールディング部37と;からなるボトム
リード半導体パッケージであって、該内部リード群の下
面が該ボトムリード半導体パッケージの外部に露出され
ていることを特徴とする。
に、該内部リードの幅をその幅とし、該内部リードの前
記のボトムリード群31の下面と同一平面に投影された
該内部リードの長さをその長さとし、該ボトムリード群
の下面と同一平面をその底面とする溝部38がそれぞれ
形成されていることが好ましい。該パッケージの基板へ
の実装において、ソルダーの接触による短絡を回避する
ことが容易になると共に、該基板との電気的接触が確実
に行われるからである。
の幅と同一若しくは前者を後者に比し相対的に狭くして
もよい。後述するようにボトムリード31は、半導体チ
ップ35をその上に載置固定するのが目的であり、基板
とリードとの電気的接合は内部リード32の下面にて行
われるためである。結果として、従来のボトムリード型
半導体に比し、リード群を高密度に配設することができ
る。
水平延伸部が、同一平面上に存するように配設する。
て、ボトムリード群31の上面に接着固定する(パッケ
ージの実装高さを極力低くできる)が、パッケージの対
基板占有面積を極力小さくしたい場合には、内部リード
群32の水平延伸部の上面の接着固定してもよい。
ージの製造法は、以下の通りである。すなわち、前記の
ボトムリードフレームのボトムリード群31の上面(場
合によっては、内部リード群32の水平延伸部の上面)
に絶縁性接着剤34を介して半導体チップ35を接着す
るチップ付着工程;該半導体チップのボンディングパッ
ドと前記の各内部リード32とを導電性ワイヤ36によ
り夫々電気的に連結するワイヤボンディング工程;前記
のリード群33の各下面に夫々絶縁性テープを貼着する
工程;絶縁性テープが貼着された該リード群の各下面を
外部に露出させつつ該ボトムリードフレーム、該半導体
チップ及び該導電性ワイヤ群を密封してモールディング
部37を形成するモールディング工程;及び該リード群
の各下面に貼着された絶縁性テープを除去する工程;を
順次行うことを特徴とする。
前記の各内部リード32の下方に形成される、該内部リ
ードの幅をその幅とし、該内部リードの前記のボトムリ
ード群31の下面と同一平面に投影された該内部リード
の長さをその長さとし、該ボトムリード群の下面と同一
平面をその底面とする溝部38の形状に対応する形状の
雄型をその表面に有する金型を用いるのが好ましい。該
リード群の底面のみを外部へ露出させるための後処理が
確実・容易に行い得るからである。
つつ本発明を詳細に説明する。尚、本発明のボトムリー
ド半導体パッケージに用いられる材料は特殊なものでは
なく、従来のそれを用いれば良い。本発明のボトムリー
ド半導体パッケージは、図1及び図2に示すように、中
央部に所定の空白部70を確保し、該空白部の左右両側
に夫々所定の間隔をあけて複数個配設してあるボトムリ
ード31と、その外端からそれぞれ外方斜め上方に屈曲
・延伸させた後外方水平方向に延伸させた内部リード群
32とからなるリード群33;と、該ボトムリード群の
上面に絶縁性接着剤34を介して接着された半導体チッ
プ35;と、該半導体チップのチップパッド(図示せ
ず)と該内部リード群の夫々とを電気的に連結する複数
の導電性ワイヤ36;と、とを基本構成単位とし、該基
本構成単位をエポキシ樹脂等により密封して所定形状の
パッケージ本体(そのうち該樹脂等の占める空間がモー
ルディング部37である)としたものである。ここで、
該リード群の下面は該パッケージ本体の外部に露出させ
られている。具体的な露出態様を示したのが符号38で
示した溝部であり、この溝部は、各内部リード32の底
面をその底面とし、該底面に垂直な面であって該内部リ
ードを該内部リードに対応するボトムリード31の底面
を含む仮想平面への投影面との交線まで伸びる面(2
面)とから構成されている。したがって、隣接するリー
ドはそれらの各溝部を離隔する壁様のモールディング部
にて電気的に離隔せしめられている。
体チップ35がボトムリード群31の上面に載置されて
いるが、内部リード群32の上面に載置してもよい。こ
の態様では、半導体パッケージの厚さは大きくなるが、
空白部70の面積を小さくできるので、該パッケージの
基板に占める面積を小さくできる、という利点がある。
尚、後述するようにリードと基板との電気的接合は内部
リード群32の下面にて行われるので、各ボトムリード
31の幅は、各内部リード32の幅と同一であってもよ
いし(リード製作の容易性を考慮)、また各内部リード
32の幅より小さくてもよい(リード材料の節約の観
点)。いずれの態様にしろ、各リードの配設は、隣接す
る内部リードの最小配置間隔だけを考慮すればよい。図
4に各リードの代表的配設態様を示す。
体パッケージ(図1及び図2参照)を基に本発明のボト
ムリード半導体パッケージの製造方法を説明する。
ード31と該ボトムリードの一端から外方斜め上方に屈
曲・延伸させた後更に外方水平方向に延伸させた内部リ
ード32とからなるリード群33の各該ボトムリードの
上面に絶縁性接着部材34を介して半導体チップ35を
接着する(小面積高密度型のボトムリードフレームを用
いる場合には、該半導体チップの接着対象は、次の3つ
から適宜選択する。第1のボトムリード群31の上
面、第1の内部リード群32及び該第2の内部リード
群52の両水平延伸部の上面、及び第1の内部リード
群32の水平延伸部の上面)。 〔2:ボンディング工程〕該半導体チップのチップパッ
ド(図示せず)と各該内部リードとを導電性ワイヤ36
により電気的に連結する。 〔3:テープ付着工程〕該リード群の下面に絶縁性テー
プ(図示せず)を接着する。 〔4:モールディング工程〕前工程で得たボンディング
完了ボトムリードフレームを金型(図示せず)の内部に
入れ、該金型の内部にエポキシ樹脂等のモールディング
形成物を注入し硬化させてモールディング部37を有す
るパッケージ本体を形成する。このとき、該リード群の
各下面が、最終的に外部に露出せしめられるように該パ
ッケージ本体を形成する。その方法としては、各内部リ
ード32の下方に形成される、該内部リードの幅をその
幅とし、該内部リードのボトムリード群31の下面と同
一平面に投影された該内部リードの長さをその長さと
し、該ボトムリード群の下面と同一平面をその底面とす
る溝部38の形状に対応する形状の雄型をその表面に有
する金型を用いれば良い(ここで、溝部38の形状に対
応する形状の雄型とは、該溝部、すなわち空所を埋め得
る形状を有する雄型をいう)。その結果、モールディン
グが終了すると、該パッケージ本体のリード群33の各
下部が空所、すなわち溝部38が形成された該パッケー
ジ本体が得られることになる。 〔5:テープ除去工程〕前工程で得たパッケージ本体を
金型から取り出し、該リード群33の下面に付着せしめ
た絶縁性テープ(図示せず)を除去し、本発明のボトム
リード半導体パッケージの製造を終了する。更に、終了
に先立ち、必要に応じて該リード群の下面に付着してい
るフラッシュを除去してもよい。
パッケージが印刷回路基板に実装された状態を縦断面図
を示す。ボトムリード群31の下面は印刷回路基板40
の上面に直接接着されており、同基板との電気的接続
は、パッケージ本体の各内部リード32の下方に夫々形
成された溝38内に注入されたソルダー45を介してな
されている。
体パッケージ及びその製造方法によれば、基板とパッケ
ージ本体との接合が直接なされるのでパッケージの実装
高さを最少化し得るし、また基板と各内部リードの下面
とがソルダーを介して広範囲に渡って接着されるので良
好な電気的接合が得られる。更にパッケージ本体の下面
であって各内部リードの下方に形成された溝部にソルダ
ーが注入されるので該パッケージと基板との電気的接合
が安全且つ確実に行うことができる。また、ボトムリー
ドは単に半導体チップを載置する場所の提供を行うのみ
であり、基板との電気的接合が内部リードの下面全体に
て行われるため、内部リードを最小間隔にて配設するこ
とができる。
を示す縦断面図である。
側面図である。
を印刷回路基板に実装した状態を示す縦断面図である。
するリードフレームの平面図である。
路基板に実装した状態を示す縦断面図である。
Claims (2)
- 【請求項1】 所定面積の空白域(70)を挟んでその
両側に、所定の間隔を置いて配された複数のボトムリー
ド(31)と、該ボトムリード群の各外端から夫々該ボ
トムリードより離れるように一旦斜め上方に延伸し、次
いで該ボトムリードより更に離れるように水平に延伸す
る複数の内部リード(32)とを備えた複数のリード
(33)と、左右の該内部リード群の外端を夫々連結・
支持する長方形枠状のリード支持体(61)と、を備え
たボトムリードフレーム(62)のボトムリード群(3
1)の上面に絶縁性接着剤(34)を介して半導体チッ
プ(35)を接着するチップ付着工程; 該半導体チップのボンディングパッドと前記の各内部リ
ード(32)とを導電性ワイヤ(36)により夫々電気
的に連結するワイヤボンディング工程; 前記のリード群(33)の各下面に夫々絶縁性テープを
貼着する工程; 絶縁性テープが貼着された該リード群の各下面を外部に
露出させつつ該ボトムリードフレーム、該半導体チップ
及び該導電性ワイヤ群を密封してモールディング部(3
7)を形成するモールディング工程;及び 該リード群の各下面に貼着された絶縁性テープを除去す
る工程; を順次行う半導体パッケージの製造方法。 - 【請求項2】 前記のモールディング工程において、前
記の各内部リード(32)の下方に形成される、該内部
リードの幅をその幅とし、該内部リードの前記のボトム
リード群(31)の下面と同一平面に投影された該内部
リードの長さをその長さとし、該ボトムリード群の下面
と同一平面をその底面とする溝部(38)形状に対応す
る形状の雄型をその表面に有する金型を用いる請求項1
記載の半導体パッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR75053/1996 | 1996-12-28 | ||
KR1019960075053A KR100237051B1 (ko) | 1996-12-28 | 1996-12-28 | 버텀리드 반도체 패키지 및 그 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10200038A JPH10200038A (ja) | 1998-07-31 |
JP2907801B2 true JP2907801B2 (ja) | 1999-06-21 |
Family
ID=19491765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9341157A Expired - Fee Related JP2907801B2 (ja) | 1996-12-28 | 1997-12-11 | ボトムリード半導体パッケージ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5963433A (ja) |
JP (1) | JP2907801B2 (ja) |
KR (1) | KR100237051B1 (ja) |
CN (1) | CN1104742C (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2954110B2 (ja) * | 1997-09-26 | 1999-09-27 | 九州日本電気株式会社 | Csp型半導体装置及びその製造方法 |
US6265761B1 (en) * | 1999-05-07 | 2001-07-24 | Maxim Integrated Products, Inc. | Semiconductor devices with improved lead frame structures |
US6225683B1 (en) * | 1999-05-14 | 2001-05-01 | Analog Devices, Inc. | Die size-increasing integrated circuit leads and thermally enhanced leadframe |
US6949824B1 (en) * | 2000-04-12 | 2005-09-27 | Micron Technology, Inc. | Internal package heat dissipator |
JP2002040095A (ja) * | 2000-07-26 | 2002-02-06 | Nec Corp | 半導体装置及びその実装方法 |
JP3418373B2 (ja) * | 2000-10-24 | 2003-06-23 | エヌ・アール・エス・テクノロジー株式会社 | 弾性表面波装置及びその製造方法 |
JP4637380B2 (ja) * | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4173346B2 (ja) * | 2001-12-14 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置 |
US7202112B2 (en) * | 2004-10-22 | 2007-04-10 | Tessera, Inc. | Micro lead frame packages and methods of manufacturing the same |
US8093694B2 (en) * | 2005-02-14 | 2012-01-10 | Stats Chippac Ltd. | Method of manufacturing non-leaded integrated circuit package system having etched differential height lead structures |
US8035207B2 (en) * | 2006-12-30 | 2011-10-11 | Stats Chippac Ltd. | Stackable integrated circuit package system with recess |
JP2009224726A (ja) * | 2008-03-18 | 2009-10-01 | Powertech Technology Inc | Col型半導体パッケージ |
US8072770B2 (en) * | 2008-10-14 | 2011-12-06 | Texas Instruments Incorporated | Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame |
TWI435667B (zh) * | 2012-04-13 | 2014-04-21 | Quanta Comp Inc | 印刷電路板組件 |
FR3040532B1 (fr) | 2015-08-31 | 2017-10-13 | St Microelectronics Tours Sas | Puce a montage en surface |
CN106783792A (zh) * | 2017-03-22 | 2017-05-31 | 江苏长电科技股份有限公司 | 一种塑封体侧面引脚具有侧边爬锡性能的封装结构 |
CN109686718B (zh) * | 2019-01-24 | 2024-05-14 | 上海兴感半导体有限公司 | 封装结构 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59161851A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Tokyo Electronics Co Ltd | 電子部品 |
JPS60258938A (ja) * | 1984-06-05 | 1985-12-20 | Nec Kyushu Ltd | 半導体装置用セラミツクパツケ−ジ |
US4862247A (en) * | 1987-11-24 | 1989-08-29 | Texas Instruments Incorporated | Contact joint for semiconductor chip carriers |
JPH01161724A (ja) * | 1987-12-18 | 1989-06-26 | Citizen Watch Co Ltd | 表面実装用半導体装置の製造方法 |
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
JPH03179722A (ja) * | 1989-12-07 | 1991-08-05 | Sumitomo Electric Ind Ltd | 半導体装置 |
JPH05166964A (ja) * | 1991-12-16 | 1993-07-02 | Hitachi Ltd | 半導体装置 |
JPH05175354A (ja) * | 1991-12-20 | 1993-07-13 | Sony Corp | 半導体素子構造 |
KR0128251Y1 (ko) * | 1992-08-21 | 1998-10-15 | 문정환 | 리드 노출형 반도체 조립장치 |
JP2690248B2 (ja) * | 1992-09-17 | 1997-12-10 | ローム株式会社 | 表面実装型半導体装置 |
US5760471A (en) * | 1994-04-20 | 1998-06-02 | Fujitsu Limited | Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package |
KR0184076B1 (ko) * | 1995-11-28 | 1999-03-20 | 김광호 | 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 |
KR0179803B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 리드노출형 반도체 패키지 |
-
1996
- 1996-12-28 KR KR1019960075053A patent/KR100237051B1/ko not_active IP Right Cessation
-
1997
- 1997-09-17 US US08/932,370 patent/US5963433A/en not_active Expired - Lifetime
- 1997-09-23 CN CN97117011A patent/CN1104742C/zh not_active Expired - Fee Related
- 1997-12-11 JP JP9341157A patent/JP2907801B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10200038A (ja) | 1998-07-31 |
US5963433A (en) | 1999-10-05 |
KR100237051B1 (ko) | 2000-01-15 |
KR19980055817A (ko) | 1998-09-25 |
CN1104742C (zh) | 2003-04-02 |
CN1187038A (zh) | 1998-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2907801B2 (ja) | ボトムリード半導体パッケージ及びその製造方法 | |
JP2907802B2 (ja) | ボトムリードフレーム及びそれを用いたボトムリード半導体パッケージ | |
JP2939614B2 (ja) | 積層型半導体パッケージ | |
US6736306B2 (en) | Semiconductor chip package comprising enhanced pads | |
US7268414B2 (en) | Semiconductor package having solder joint of improved reliability | |
JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
JPH07288309A (ja) | 半導体装置及びその製造方法並びに半導体モジュール | |
JPH05109975A (ja) | 樹脂封止型半導体装置 | |
JPH08264842A (ja) | 側面発光装置 | |
JP3612155B2 (ja) | 半導体装置および半導体装置用のリードフレーム | |
JPH11243172A (ja) | チップサイズ半導体パッケージ及びその製造方法 | |
US6198160B1 (en) | Surface mounted type semiconductor device with wrap-around external leads | |
JP3699271B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP2524482B2 (ja) | Qfp構造半導体装置 | |
US8022515B2 (en) | Semiconductor device | |
JPH10256471A (ja) | 複数のicチップを備えた密封型半導体装置の構造 | |
JP2507852B2 (ja) | 半導体装置 | |
US20230275008A1 (en) | Semiconductor package with overlapping leads and die pad | |
US20060270109A1 (en) | Manufacturing method for an electronic component assembly and corresponding electronic component assembly | |
JP2544272Y2 (ja) | 混成集積回路 | |
JPH07122701A (ja) | 半導体装置およびその製造方法ならびにpga用リードフレーム | |
JP2005252295A (ja) | 半導体装置およびその製造方法 | |
JP2965028B1 (ja) | 放熱板を有するリードフレーム | |
JP2004179300A (ja) | 半導体装置およびその製造方法 | |
JPH10303251A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |