JP2002215563A

JP2002215563A - Ｄｍａ制御装置

Info

Publication number: JP2002215563A
Application number: JP2001012033A
Authority: JP
Inventors: Kenji Imamura; 健二今村; Hidetoshi Kuramoto; 秀俊藏本
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2001-01-19
Filing date: 2001-01-19
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】回路規模が小さくデータ転送の高速化が容易
であるＤＭＡ制御装置を提供する。【解決手段】転送元デバイス２０において第１アドレ
ス値以降の連続するアドレス領域に記憶されている各デ
ータは、マスタリード制御部１１によりバースト入力さ
れ、バッファメモリ１３に格納される。バッファメモリ
１３に格納された各データは、転送元デバイス２０にお
ける第１アドレス値と転送先デバイス３０における第２
アドレス値とに基づいてバッファ制御部１２により順次
に読み出されて、マスタライト制御部１４により、転送
先デバイス３０における第２アドレス値以降の連続する
アドレス領域に対してバースト出力される。第１アドレ
ズ値と第２アドレス値とが相違する場合には、バッファ
制御部１２により、第１アドレズ値と第２アドレス値と
に基づいて、バッファメモリ１３からデータが読み出だ
された後にデータの並び替えが行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、転送元入出力装置
のデータを転送先入出力装置に転送する制御を行うＤＭ
Ａ制御装置に関するものである。

【０００２】

【従来の技術】一般に情報処理システムは、複数のデバ
イスから構成されており、各々のデバイスの間でデータ
の転送を行い、このデータ転送を行いつつ目的の処置を
行う。例えば、情報処理システムの一例としてプリンタ
コントロールシステムを考えると、このシステムは、種
々の制御・演算を行うＣＰＵ（Central Processing Uni
t）、印刷すべき画像データ等を記憶するハードディス
ク、画像データを圧縮する圧縮器、画像データ等を一時
的に記憶するシステムメモリ、画像データに基づいて画
像を用紙上に印刷するプリンタエンジン、等のデバイス
を有しており、これらのデバイスの間で画像データの転
送を行う。

【０００３】このような情報処理システムにおける処理
の高速化が求められており、特に、デバイス間のデータ
転送の高速化が求められている。デバイス間のデータ転
送の高速化を図る技術としてＤＭＡ（Direct Memory Ac
cess）転送技術が知られている。ＤＭＡ転送技術は、Ｃ
ＰＵを介することなく転送元デバイスのデータを転送先
デバイスへ転送するものである。また、転送元デバイス
の連続する各アドレスに格納されているデータ列の読み
出し、および、転送先デバイスの連続する各アドレスへ
のデータ列の書き込みを、バーストサイクルで行うこと
によっても、デバイス間のデータ転送の高速化が図られ
る。

【０００４】例えば、特開平１０−２５４８１７号公報
は、転送元デバイスのデータを転送先デバイスへバース
トサイクルでＤＭＡ転送するＤＭＡ転送制御システムを
開示している。特に、この公報は、転送元デバイスにお
いて読み出すべきデータ列が記憶されているアドレス領
域の先頭アドレス値を第１アドレス値とし、転送先デバ
イスにおいてデータ列を書き込むべきアドレス領域の先
頭アドレス値を第２アドレス値としたときに、第１アド
レズ値と第２アドレス値とが相違する場合におけるバー
ストサイクルによるＤＭＡ転送の技術（データ並び替え
技術）について開示している。なお、ここでの第１アド
レズ値と第２アドレス値との相違とは、データバスのビ
ット幅に基づく相違を意味する。例えば、データバスが
３２ビット（４バイト分）であれば、第１アドレズ値と
第２アドレス値とは、下位２ビットが比較されて相違の
有無が判断される。

【０００５】図９は、上記公報に開示された従来のＤＭ
Ａ制御装置におけるデータ並び替え手段の概略構成図で
ある。このＤＭＡ制御装置は、転送元デバイスから入力
した３２ビット（４バイト）のデータを並び替える４to
４のマルチプレクサＭＵＸ１、このマルチプレクサＭＵ
Ｘ１により並び替えられたデータを保持する各々８ビッ
トのフリップフロップＦＦ_mn（ｍ＝１〜Ｍ、Ｎ＝１〜
４）、および、これらフリップフロップＦＦのうち何れ
か４つのフリップフロップから出力された４バイトのデ
ータを並び替えて転送先デバイスへ出力する４to４のマ
ルチプレクサＭＵＸ２を備えている。また、図示はして
いないが、このＤＭＡ制御装置は、前段のマルチプレク
サＭＵＸ１より出力された４バイトのデータを格納すべ
きフリップフロップＦＦを選択する為の回路、および、
後段のマルチプレクサＭＵＸ２に入力させるべき４バイ
トのデータを出力させるフリップフロップＦＦを選択す
る為の回路をも備えている。

【０００６】そして、これらの選択回路による制御の下
に、この従来のＤＭＡ制御装置は、例えば以下のように
動作する。ここでは、転送元デバイスにおいて読み出す
べきデータ列が記憶されているアドレス領域の先頭アド
レス値（第１アドレス値）の下位２ビットを「０１」と
する。また、転送先デバイスにおいてデータ列を書き込
むべきアドレス領域の先頭アドレス値（第２アドレス
値）の下位２ビットを「１１」とする。

【０００７】このとき、初めに、第１アドレス値から３
バイト分の第１〜第３のデータが、転送元デバイスから
ＤＭＡ制御装置へ送られ、前段のマルチプレクサＭＵＸ
１により並べ替えられて、そのうちの第１のデータがフ
リップフロップＦＦ₁₁に格納され、第２のデータがフリ
ップフロップＦＦ₁₂に格納され、第３のデータがフリッ
プフロップＦＦ₁₃に格納される。続いて、４バイト分の
第４〜第７のデータが、転送元デバイスからＤＭＡ制御
装置へ送られ、前段のマルチプレクサＭＵＸ１により並
べ替えられて、そのうちの第４のデータがフリップフロ
ップＦＦ₁₄に格納され、第５のデータがフリップフロッ
プＦＦ₂₁に格納され、第６のデータがフリップフロップ
ＦＦ₂₂に格納され、第７のデータがフリップフロップＦ
Ｆ₂₃に格納される。以降も同様である。

【０００８】一方、各フリップフロップに格納されたデ
ータは、以下のようにして転送先デバイスへ送られてい
く。すなわち、初めに、第２アドレス値から１バイト分
の第１のデータ（フリップフロップＦＦ₁₁に格納されて
いたデータ）が、後段のマルチプレクサＭＵＸ２により
並べ替えられて、転送先デバイスへ送られる。続いて、
４バイト分の第２〜第５のデータ（フリップフロップＦ
Ｆ₁₂〜ＦＦ₁₄およびＦＦ₂₁それぞれに格納されていたデ
ータ）が、後段のマルチプレクサＭＵＸ２により並べ替
えられて、転送先デバイスへ送られる。さらに続いて、
４バイト分の第６〜第９のデータ（フリップフロップＦ
Ｆ₂₂〜ＦＦ₂₄およびＦＦ₃₁それぞれに格納されていたデ
ータ）が、後段のマルチプレクサＭＵＸ２により並べ替
えられて、転送先デバイスへ送られる。以降も同様であ
る。

【０００９】

【発明が解決しようとする課題】上記従来のＤＭＡ制御
装置は、２つの４to４マルチプレクサおよび多数のフリ
ップフロップの他に、データを書き込む又は読む出すフ
リップフロップを選択するための選択回路を設ける必要
があることから、回路規模が大きくなって、高価なもの
となる。また、このＤＭＡ制御装置は、レイテンシが増
加して、データ転送の高速化が困難である。

【００１０】また、書き込み時に必ず決まった位置から
書き込む必要があるため、データ並び替えの対象は常に
１つのＤＭＡブロックとなる。データ保持のＦＦが増加
されたとしても、読み出しがすべて終了するまで、次の
ＤＭＡブロックの書き込みは行えないので、実際に使用
されるＦＦは限られてしまい無駄になる。

【００１１】本発明は、上記問題点を解消する為になさ
れたものであり、回路規模が小さくデータ転送の高速化
が容易であるＤＭＡ制御装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明に係るＤＭＡ制御
装置は、ＣＰＵを介さずに単一または独立したバスに接
続される入出力装置間のデータの転送を制御するダイレ
クトアクセス（ＤＭＡ）装置であって、(1) 転送元入出
力装置から開始アドレス（アドレス１）とサイズとで指
定されるブロックデータを読み出し、１回または複数回
のアクセスで自身に取り込む制御を行うデータ入力手段
と、(2) データ入力手段が取り込んだデータを一時的に
保持する一時記憶手段と、(3) 転送先入出力装置に対し
て、開始アドレス（アドレス２）とサイズとで指定され
るブロックデータを一時記憶手段から読み出して１回ま
たは複数回のアクセスで出力する制御を行うデータ出力
手段と、(4) 転送元入出力装置のアドレス値と転送先入
出力装置のアドレス値とに基づいて、データ出力手段が
出力すべきデータを順次に一時記憶手段から読み出して
データ出力手段へ送るバッファ制御手段と、を備えるこ
とを特徴とする。

【００１３】このＤＭＡ制御装置によれば、転送元入出
力装置において開始アドレス値以降の連続するアドレス
領域に記憶されている各データは、データ入力手段によ
り入力され、一時記憶手段に格納される。そして、一時
記憶手段に格納された各データは、転送元入出力装置に
おける開始アドレス値と転送先入出力装置における開始
アドレス値とに基づいて、バッファ制御手段により順次
に読み出されてデータ出力手段へ送られ、このデータ出
力手段により、転送先入出力装置における開始アドレス
値以降の連続するアドレス領域に対して出力される。転
送元および転送先それぞれのアドレスが相違する場合に
はデータの並び替えが必要になるが、本発明に係るＤＭ
Ａ制御装置では、バッファ制御手段により、両アドレス
値に基づいて一時記憶手段からデータが読み出されると
同時にデータの並び替えが行われる。

【００１４】また、本発明に係るＤＭＡ制御装置では、
一時記憶手段は、複数の単位バッファを含み、アドレス
差異が異なる２つ以上のＤＭＡブロックを連続して扱う
のが好適である。単位バッファは、転送すべきデータと
属性情報とを含み、属性情報は、転送元の開始アドレス
のうち単位バッファのバイト数を表現するのに充分なビ
ット数のアドレスと、単位バッファに格納された有効バ
イト数と、ブロックの開始を示す開始ブロックビット
と、ブロックの終了を示す終了アドレスビットとを有す
るのが好適である。

【００１５】また、本発明に係るＤＭＡ制御装置では、
一時記憶手段の読み出しに使用するアドレスは、転送先
入出力装置に出力すべきアドレスを、転送元入出力装置
のアドレス値と転送先入出力装置のアドレス値との差異
に基づいて変換して生成するのが好適である。一時記憶
手段は、転送先または転送元のデータ幅ｎと同数のｎ個
のＲＡＭを含むのが好適である。一時記憶手段は、ｎ個
のＲＡＭそれぞれに対して、データ出力手段からの読み
出し時には、転送元および転送先それぞれの開始アドレ
スの差異から計算されるシフト量に応じてｎ個のバイト
を２つの領域に分割し、変換後のアドレスまたは変換後
のアドレスから１差し引いたアドレスを与えるのが好適
である。転送先の都合でサイクルが中断された場合に
は、シフト量と転送先に対する開始アドレスからの差分
アドレスとを使用し、再開後の一時記憶手段に対するア
ドレス変換を行うのが好適である。

【００１６】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。

【００１７】図１は、本実施形態に係るＤＭＡ制御装置
１０の構成を示すブロック図である。この図には、ＤＭ
Ａ制御装置１０の他に、転送元デバイス２０、転送先デ
バイス３０およびＣＰＵ４０も示されている。ＤＭＡ制
御装置１０は、第１バス５０を介して転送元デバイス２
０と接続されており、第２バス６０を介して転送先デバ
イス３０と接続されており、ＣＰＵバス７０を介してＣ
ＰＵ４０と接続されている。第１バス５０、第２バス６
０およびＣＰＵバス７０それぞれは、アドレス信号を送
るアドレス線、データ信号を送るデータ線、および、各
種制御信号を送る制御信号線を含む。ＤＭＡ制御装置１
０は、マスタリード制御部１１、バッファ制御部１２、
バッファメモリ１３、マスタライト制御部１４、レジス
タ１５およびレジスタ制御部１６を備える。

【００１８】マスタリード制御部１１は、自らマスタと
なって、第１バス５０の使用権の獲得を要求する旨を示
すバス使用要求信号を出力し、第１バス５０の使用が許
可された旨を示すバス使用許可信号を入力する。その後
に、マスタリード制御部１１は、転送元デバイス２０に
おいて読み出すべきデータ列が記憶されているアドレス
領域の先頭アドレス値（第１アドレス値）、および、読
み出すべきデータのサイズを、第１バス５０を介して、
ターゲットである転送元デバイス２０に対して送信す
る。そして、マスタリード制御部（データ入力手段）１
１は、転送元デバイス２０において第１アドレス値以降
の連続するアドレス領域に記憶されている各データを、
第１バス５０を介してバースト入力して、バッファ制御
部１２へ送る。

【００１９】バッファ制御部１２は、マスタリード制御
部１１より送られてきたデータをバッファメモリ１３に
格納するとともに、バッファメモリ１３に格納されてい
るデータを読み出してマスタライト制御部１４へ送る。
バッファメモリ１３は、バッファ制御部１２によりデー
タが書き込まれ又は読み出される。なお、バッファ制御
部１２およびバッファメモリ１３それぞれの詳細につい
ては後述する。

【００２０】マスタライト制御部１４は、自らマスタと
なって、第２バス６０の使用権の獲得を要求する旨を示
すバス使用要求信号を出力し、第２バス６０の使用が許
可された旨を示すバス使用許可信号を入力する。その後
に、マスタライト制御部１４は、転送先デバイス３０に
おいてデータ列を書き込むべきアドレス領域の先頭アド
レス値（第２アドレス値）、および、書き込むべきデー
タのサイズを、第２バス６０を介して、ターゲットであ
る転送先デバイス３０に対して送信する。そして、マス
タライト制御部（データ出力手段）１４は、転送先デバ
イス３０における第２アドレス値以降の連続するアドレ
ス領域に対して、バッファメモリ１３に格納された各デ
ータを、第２バス６０を介してバースト出力する。

【００２１】レジスタ１５は、上述した第１アドレス
値、第２アドレス値およびデータサイズを記憶する。マ
スタリード制御部１１、バッファ制御部１２およびマス
タライト制御部１４それぞれは、このレジスタ１５に記
憶されている上記各パラメータに基づいて動作する。レ
ジスタ制御部１６は、ＣＰＵバス７０を介してＣＰＵ４
０と接続されており、第１アドレス値、第２アドレス値
およびデータサイズをＣＰＵ３０より受け取ってレジス
タ１５に格納する。

【００２２】図２は、本実施形態に係るＤＭＡ制御装置
１０のバッファメモリ１３の構成を示す図である。バッ
ファメモリ１３は８つのブロックを含む。各ブロックに
は、転送元デバイス２０よりバースト入力して格納した
データ列、ならびに、そのデータ列の先頭アドレス値お
よびデータサイズが格納される。また、図３は、本実施
形態に係るＤＭＡ制御装置１０のバッファメモリ１３の
各ブロックにおけるデータ格納部の構成を示す図であ
る。各ブロックにおけるデータ格納部は、８ビットＲＡ
Ｍが配列されて構成されている。

【００２３】以下では、第１バス５０および第２バス６
０それぞれが３２本（４バイト分）データ線DATA 0〜31
を有するとする。１回のバーストで転送元デバイス２０
よりＤＭＡ制御装置１０へ転送し得るデータの最大サイ
ズが２５６バイトであり、各ブロックにおけるデータ列
を格納する領域のサイズが２５６バイトであるとする。
このとき、図３に示すように、各ブロックにおけるデー
タ格納部は、４×６４個の各々８ビットのＲＡＭ
_m,n（ｍ＝１〜６４、Ｎ＝１〜４）が配列されたもので
ある。

【００２４】また、第１アドレス値が１６進表記で１０
００１ｈであり、転送元デバイス２０から読み出すべき
全データのサイズが１０２４バイトであるとする。転送
元デバイス２０において第１アドレス値「１０００１
ｈ」以降の連続するアドレス領域に順に記憶されていた
１０２４バイトのデータをＤ₀〜Ｄ₁₀₂₃と表す。

【００２５】このとき、第１ブロックでは、図２に示す
ように、最初のバースト転送に対応して、先頭アドレス
値として第１アドレス値「１０００１ｈ」が格納され、
データサイズとして「２５５」が格納され、データ列と
してＤ₀〜Ｄ₂₅₄が格納される。このバースト転送では、
初めに３バイトのデータＤ₀〜Ｄ₂がＤＭＡ制御装置１０
へ転送されてきて、図４に示すように、データＤ₀がＲ
ＡＭ_1,2に格納され、データＤ₁がＲＡＭ_1,3に格納さ
れ、データＤ₂がＲＡＭ_1,4に格納される。続いて４バイ
トのデータＤ₃〜Ｄ₆がＤＭＡ制御装置１０へ転送されて
きて、データＤ₃がＲＡＭ_2,1に格納され、データＤ₄が
ＲＡＭ_2,2に格納され、データＤ₅がＲＡＭ_2, ₃に格納さ
れ、データＤ₆がＲＡＭ_2,4に格納される。以下同様にし
て各データが各ＲＡＭに格納されていき、データＤ₂₅₁
がＲＡＭ_64,1に格納され、データＤ₂₅₂がＲＡＭ_64,2に
格納され、データＤ₂₅₃がＲＡＭ_64,3に格納され、デー
タＤ₂₅₄がＲＡＭ_64,4に格納される。

【００２６】第２ブロックでは、図２に示すように、２
回目のバースト転送に対応して、先頭アドレス値として
「１０１００ｈ」が格納され、データサイズとして「２
５６」が格納され、データ列としてＤ₂₅₅〜Ｄ₅₁₀が格納
される。このバースト転送では、初めに４バイトのデー
タＤ₂₅₅〜Ｄ₂₅₈がＤＭＡ制御装置１０へ転送されてき
て、図５に示すように、データＤ₂₅₅がＲＡＭ_1,1に格納
され、データＤ₂₅₆がＲＡＭ_1,2に格納され、データＤ
₂₅₇がＲＡＭ_1,3に格納され、データＤ₂₅₈がＲＡＭ _1,4に
格納される。続いて４バイトのデータＤ₂₅₉〜Ｄ₂₆₂がＤ
ＭＡ制御装置１０へ転送されてきて、データＤ₂₅₉がＲ
ＡＭ_2,1に格納され、データＤ₂₆₀がＲＡＭ₂ _,2に格納さ
れ、データＤ₂₆₁がＲＡＭ_2,3に格納され、データＤ₂₆₂
がＲＡＭ_2,4に格納される。以下同様にして各データが
各ＲＡＭに格納されていき、データＤ₅₀ ₇がＲＡＭ_64,1
に格納され、データＤ₅₀₈がＲＡＭ_64,2に格納され、デ
ータＤ₅₀₉がＲＡＭ_64,3に格納され、データＤ₅₁₀がＲＡ
Ｍ_64,4に格納される。

【００２７】第３ブロックでは、図２に示すように、３
回目のバースト転送に対応して、先頭アドレス値として
「１０２００ｈ」が格納され、データサイズとして「２
５６」が格納され、データ列としてＤ₅₁₁〜Ｄ₇₆₆が格納
される。このバースト転送では、初めに４バイトのデー
タＤ₅₁₁〜Ｄ₅₁₄がＤＭＡ制御装置１０へ転送されてき
て、図６に示すように、データＤ₅₁₁がＲＡＭ_1,1に格納
され、データＤ₅₁₂がＲＡＭ_1,2に格納され、データＤ
₅₁₃がＲＡＭ_1,3に格納され、データＤ₅₁₄がＲＡＭ _1,4に
格納される。続いて４バイトのデータＤ₅₁₅〜Ｄ₅₁₈がＤ
ＭＡ制御装置１０へ転送されてきて、データＤ₅₁₅がＲ
ＡＭ_2,1に格納され、データＤ₅₁₆がＲＡＭ₂ _,2に格納さ
れ、データＤ₅₁₇がＲＡＭ_2,3に格納され、データＤ₅₁₈
がＲＡＭ_2,4に格納される。以下同様にして各データが
各ＲＡＭに格納されていき、データＤ₇₆ ₃がＲＡＭ_64,1
に格納され、データＤ₇₆₄がＲＡＭ_64,2に格納され、デ
ータＤ₇₆₅がＲＡＭ_64,3に格納され、データＤ₇₆₆がＲＡ
Ｍ_64,4に格納される。

【００２８】第４ブロックでは、図２に示すように、４
回目のバースト転送に対応して、先頭アドレス値として
「１０３００ｈ」が格納され、データサイズとして「２
５６」が格納され、データ列としてＤ₇₆₇〜Ｄ₁₀₂₂が格
納される。このバースト転送では、初めに４バイトのデ
ータＤ₇₆₇〜Ｄ₇₇₀がＤＭＡ制御装置１０へ転送されてき
て、図７に示すように、データＤ₇₆₇がＲＡＭ_1,1に格納
され、データＤ₇₆₈がＲＡＭ_1,2に格納され、データＤ
₇₆₉がＲＡＭ_1,3に格納され、データＤ₇₇₀がＲＡＭ_1,4に
格納される。続いて４バイトのデータＤ₇₇₀〜Ｄ₇₇₃がＤ
ＭＡ制御装置１０へ転送されてきて、データＤ₇₇₁がＲ
ＡＭ_2,1に格納され、データＤ₇₇₂がＲＡＭ_2,2に格納さ
れ、データＤ₇₇₃がＲＡＭ_2,3に格納され、データＤ₇₇₄
がＲＡＭ_2, ₄に格納される。以下同様にして各データが
各ＲＡＭに格納されていき、データＤ₁₀₁₉がＲＡＭ_64,1
に格納され、データＤ₁₀₂₀がＲＡＭ_64,2に格納され、デ
ータＤ₁₀₂₁がＲＡＭ_64,3に格納され、データＤ₁₀₂₂がＲ
ＡＭ_64,4に格納される。

【００２９】また、第５ブロックでは、図２に示すよう
に、５回目のバースト転送に対応して、先頭アドレス値
として「１０４００ｈ」が格納され、データサイズとし
て「１」が格納され、図８に示すように、データとして
Ｄ₁₀₂₃がＲＡＭ_1,1に格納される。

【００３０】バッファ制御部１２は、マスタリード制御
部１１より送られてきたデータを、以上のようにしてバ
ッファメモリ１３の各ブロックに格納する。すなわち、
バッファ制御部１２は、バッファメモリ１３の８つのブ
ロックのうちデータ書き込み可能なブロック（データが
全く格納されていないブロック、或いは、格納されたデ
ータの全てが既に読み出されて転送先デバイスへ送られ
たブロック）を選択して、マスタリード制御部１１より
送られてきたデータを、この選択したブロックに格納し
ていく。また、バッファ制御部１２は、この選択したブ
ロックに、このブロックに格納されるデータ列の先頭ア
ドレス値およびデータサイズをも格納する。この選択し
たブロックへのデータの格納が満杯になったら、バッフ
ァ制御部１２は、次のデータ書き込み可能なブロックを
選択して、マスタリード制御部１１より送られてきたデ
ータ等を、この選択したブロックに格納していく。

【００３１】このとき、バッファ制御部１２は、第１バ
ス５０のデータ線DATA 0〜7を伝送されてきたデータを
ＲＡＭ_m,1（ｍ＝１〜６４）に順に格納し、第１バス５
０のデータ線DATA 8〜15を伝送されてきたデータをＲＡ
Ｍ_m,2（ｍ＝１〜６４）に順に格納し、第１バス５０の
データ線DATA 16〜23を伝送されてきたデータをＲＡＭ
_m,3（ｍ＝１〜６４）に順に格納し、第１バス５０のデ
ータ線DATA 24〜31を伝送されてきたデータをＲＡＭ_m,4
（ｍ＝１〜６４）に順に格納する。

【００３２】ただし、上記の例のように、初めは、転送
元デバイス２０における第１アドレス以降の連続する３
バイトのデータＤ₀〜Ｄ₂が第１バスのデータ線DATA 8〜
23を介してＤＭＡ制御装置１０へ送られてくる。このと
きには、バッファ制御部１２は、データＤ₀をＲＡＭ_1,2
に格納し、データＤ₁をＲＡＭ_1,3に格納し、データＤ ₂
をＲＡＭ_1,4に格納する。また、上記の例のように、最
後は、転送元デバイス２０における最終アドレスの１バ
イトのデータＤ₁₀₂₃が第１バスのデータ線DATA0〜7を介
してＤＭＡ制御装置１０へ送られてくる。このときに
は、バッファ制御部１２は、このデータＤ₁₀₂₃をＲＡＭ
_64,1に格納する。

【００３３】次に、バッファメモリ１３に格納されてい
るデータの読み出しについて説明する。バッファ制御部
１２は、バッファメモリ１３の各ブロックへのデータ書
き込みが終了すると、この書き込みが終了したブロック
に格納されたデータを読み出してマスタライト制御部１
４へ送ることが可能となる。この読み出しに際しては、
バッファ制御部１２は、レジスタ１５に記憶されている
第１アドレス値および第２アドレス値それぞれの下位２
ビットを比較して、この比較結果に基づいて、各ブロッ
クに格納されているデータを所定の順序で読み出す。

【００３４】上記の例のように第１アドレス値を１００
０１ｈとし、また、第２アドレス値を２０００３ｈとす
ると、各々の下位２ビットの差は２であるから、バッフ
ァ制御部１２は、ＲＡＭ_m,1およびＲＡＭ_m,2それぞれに
格納されているデータ、ならびに、ＲＡＭ_m-1,3および
ＲＡＭ_m-1,4それぞれに格納されているデータを、同時
に読み出し並び替えてマスタライト制御部１４へ送る。
このデータの並び替えに際しては４to４マルチプレクサ
ＭＵＸが用いられる（図３参照）。

【００３５】すなわち、バッファメモリ１３の第１ブロ
ックへのデータ書き込みが終了すると、初めに、バッフ
ァ制御部１２は、第１ブロックのデータ格納部（図４参
照）のＲＡＭ_1,2に格納されているデータＤ₀を読み出し
て、このデータＤ₀を第２バス６０のデータ線DATA 24〜
31に送出し得るようにして、データＤ₀をマスタライト
制御部１４へ送る。続いて、バッファ制御部１２は、第
１ブロックのデータ格納部のＲＡＭ_1,3に格納されてい
るデータＤ₁、ＲＡＭ_1,4に格納されているデータＤ₂、
ＲＡＭ_2,1に格納されているデータＤ₃、および、ＲＡＭ
_2,2に格納されているデータＤ₄を、同時に読み出して、
これら４バイトのデータを並び替えることで、データＤ
₁を第２バス６０のデータ線DATA 0〜7に送出し得るよう
にし、データＤ₂を第２バス６０のデータ線DATA 8〜15
に送出し得るようにし、データＤ₃を第２バス６０のデ
ータ線DATA 16〜23に送出し得るようにし、データＤ₄を
第２バス６０のデータ線DATA 24〜31に送出し得るよう
にして、これら４バイトのデータＤ₁〜Ｄ₄をマスタライ
ト制御部１４へ送る。以下同様にして、バッファ制御部
１２は、第１ブロックのデータ格納部の各ＲＡＭに格納
されているデータを４バイト毎に読み出してマスタライ
ト制御部１４へ送る。

【００３６】バッファメモリ１３の第２ブロックへのデ
ータ書き込みが終了すると、バッファ制御部１２は、第
１ブロックのデータ格納部（図４参照）のＲＡＭ_64,3に
格納されているデータＤ₂₅₃、第１ブロックのデータ格
納部のＲＡＭ_64,4に格納されているデータＤ₂₅₄、第２
ブロックのデータ格納部（図５参照）のＲＡＭ_1,1に格
納されているデータＤ₂₅₅、および、第２ブロックのデ
ータ格納部のＲＡＭ_1,2に格納されているデータＤ
₂₅₆を、同時に読み出して、これら４バイトのデータを
並び替えることで、データＤ₂₅₃を第２バス６０のデー
タ線DATA 0〜7に送出し得るようにし、データＤ₂₅₄を第
２バス６０のデータ線DATA 8〜15に送出し得るように
し、データＤ₂₅₅を第２バス６０のデータ線DATA 16〜23
に送出し得るようにし、データＤ₂₅₆を第２バス６０の
データ線DATA 24〜31に送出し得るようにして、これら
４バイトのデータＤ₂₅₃〜Ｄ₂₅₆をマスタライト制御部１
４へ送る。続いて、バッファ制御部１２は、第２ブロッ
クのデータ格納部のＲＡＭ_1,3に格納されているデータ
Ｄ₂₅₇、ＲＡＭ_1,4に格納されているデータＤ₂₅₈、ＲＡ
Ｍ_2,1に格納されているデータＤ₂₅₉、および、ＲＡＭ
_2,2に格納されているデータＤ₂₆₀を、同時に読み出し
て、これら４バイトのデータを並び替えることで、デー
タＤ₂₅ ₇を第２バス６０のデータ線DATA 0〜7に送出し得
るようにし、データＤ₂₅₈を第２バス６０のデータ線DAT
A 8〜15に送出し得るようにし、データＤ₂₅₉を第２バス
６０のデータ線DATA 16〜23に送出し得るようにし、デ
ータＤ₂₆₀を第２バス６０のデータ線DATA 24〜31に送出
し得るようにして、これら４バイトのデータＤ₂ ₅₇〜Ｄ
₂₆₀をマスタライト制御部１４へ送る。以下同様にし
て、バッファ制御部１２は、第２ブロックのデータ格納
部の各ＲＡＭに格納されているデータを４バイト毎に読
み出してマスタライト制御部１４へ送る。

【００３７】バッファメモリ１３の第３ブロックへのデ
ータ書き込みが終了すると、バッファ制御部１２は、第
２ブロックのデータ格納部（図５参照）のＲＡＭ_64,3に
格納されているデータＤ₅₀₉、第２ブロックのデータ格
納部のＲＡＭ_64,4に格納されているデータＤ₅₁₀、第３
ブロックのデータ格納部（図６参照）のＲＡＭ_1,1に格
納されているデータＤ₅₁₁、および、第３ブロックのデ
ータ格納部のＲＡＭ_1,2に格納されているデータＤ
₅₁₂を、同時に読み出して、これら４バイトのデータを
並び替えることで、データＤ₅₀₉を第２バス６０のデー
タ線DATA 0〜7に送出し得るようにし、データＤ₅₁₀を第
２バス６０のデータ線DATA 8〜15に送出し得るように
し、データＤ₅₁₁を第２バス６０のデータ線DATA 16〜23
に送出し得るようにし、データＤ₅₁₂を第２バス６０の
データ線DATA 24〜31に送出し得るようにして、これら
４バイトのデータＤ₅₀₉〜Ｄ₅₁₂をマスタライト制御部１
４へ送る。続いて、バッファ制御部１２は、第３ブロッ
クのデータ格納部のＲＡＭ_1,3に格納されているデータ
Ｄ₅₁₃、ＲＡＭ_1,4に格納されているデータＤ₅₁₄、ＲＡ
Ｍ_2,1に格納されているデータＤ₅₁₅、および、ＲＡＭ
_2,2に格納されているデータＤ₅₁₆を、同時に読み出し
て、これら４バイトのデータを並び替えることで、デー
タＤ₅₁ ₃を第２バス６０のデータ線DATA 0〜7に送出し得
るようにし、データＤ₅₁₄を第２バス６０のデータ線DAT
A 8〜15に送出し得るようにし、データＤ₅₁₅を第２バス
６０のデータ線DATA 16〜23に送出し得るようにし、デ
ータＤ₅₁₆を第２バス６０のデータ線DATA 24〜31に送出
し得るようにして、これら４バイトのデータＤ₅ ₁₃〜Ｄ
₅₁₆をマスタライト制御部１４へ送る。以下同様にし
て、バッファ制御部１２は、第３ブロックのデータ格納
部の各ＲＡＭに格納されているデータを４バイト毎に読
み出してマスタライト制御部１４へ送る。

【００３８】バッファメモリ１３の第４ブロックへのデ
ータ書き込みが終了すると、バッファ制御部１２は、第
３ブロックのデータ格納部（図６参照）のＲＡＭ_64,3に
格納されているデータＤ₇₆₅、第３ブロックのデータ格
納部のＲＡＭ_64,4に格納されているデータＤ₇₆₆、第４
ブロックのデータ格納部（図７参照）のＲＡＭ_1,1に格
納されているデータＤ₇₆₇、および、第４ブロックのデ
ータ格納部のＲＡＭ_1,2に格納されているデータＤ
₇₆₈を、同時に読み出して、これら４バイトのデータを
並び替えることで、データＤ₇₆₅を第２バス６０のデー
タ線DATA 0〜7に送出し得るようにし、データＤ₇₆₆を第
２バス６０のデータ線DATA 8〜15に送出し得るように
し、データＤ₇₆₇を第２バス６０のデータ線DATA 16〜23
に送出し得るようにし、データＤ₇₆₈を第２バス６０の
データ線DATA 24〜31に送出し得るようにして、これら
４バイトのデータＤ₇₆₅〜Ｄ₇₆₈をマスタライト制御部１
４へ送る。続いて、バッファ制御部１２は、第３ブロッ
クのデータ格納部のＲＡＭ_1,3に格納されているデータ
Ｄ₇₆₉、ＲＡＭ_1,4に格納されているデータＤ₇₇₀、ＲＡ
Ｍ_2,1に格納されているデータＤ₇₇₁、および、ＲＡＭ
_2,2に格納されているデータＤ₇₇₂を、同時に読み出し
て、これら４バイトのデータを並び替えることで、デー
タＤ₇₆ ₉を第２バス６０のデータ線DATA 0〜7に送出し得
るようにし、データＤ₇₇₀を第２バス６０のデータ線DAT
A 8〜15に送出し得るようにし、データＤ₇₇₁を第２バス
６０のデータ線DATA 16〜23に送出し得るようにし、デ
ータＤ₇₇₂を第２バス６０のデータ線DATA 24〜31に送出
し得るようにして、これら４バイトのデータＤ₇ ₆₉〜Ｄ
₇₇₂をマスタライト制御部１４へ送る。以下同様にし
て、バッファ制御部１２は、第４ブロックのデータ格納
部の各ＲＡＭに格納されているデータを４バイト毎に読
み出してマスタライト制御部１４へ送る。

【００３９】バッファメモリ１３の第５ブロックへのデ
ータ書き込みが終了すると、バッファ制御部１２は、第
４ブロックのデータ格納部（図７参照）のＲＡＭ_64,3に
格納されているデータＤ₁₀₂₁、第４ブロックのデータ格
納部のＲＡＭ_64,4に格納されているデータＤ₁₀₂₂、およ
び、第５ブロックのデータ格納部（図８参照）のＲＡＭ
_1,1に格納されているデータＤ₁₀₂₃を、同時に読み出し
て、これら３バイトのデータを並び替えることで、デー
タＤ₁₀₂₁を第２バス６０のデータ線DATA 0〜7に送出し
得るようにし、データＤ₁₀₂₂を第２バス６０のデータ線
DATA 8〜15に送出し得るようにし、データＤ₁₀₂₃を第２
バス６０のデータ線DATA 16〜23に送出し得るようにし
て、これら３バイトのデータＤ₁₀₂₁〜Ｄ₁₀₂₃をマスタラ
イト制御部１４へ送る。

【００４０】マスタライト制御部１４は、自らマスタと
なって第２バス６０の使用権を獲得した後に、上記のよ
うにしてバッファ制御部１２より送られてきたデータを
受け取って、これらのデータを転送先デバイス３０に対
してバースト出力する。

【００４１】以上のように、本実施形態に係るＤＭＡ制
御装置１０では、バッファメモリ１４をＲＡＭにより構
成して、転送元デバイス２０からバースト入力したデー
タを並び替えることなくバッファメモリ１４に格納し、
その一方で、バッファメモリ１４に格納したデータを読
み出して、必要に応じてデータを並び替えた後に、デー
タを転送先デバイス３０へバースト出力する。このデー
タ並び替えに際しては、バッファ制御部１２は、転送元
デバイス２０における第１アドレス値と転送先デバイス
３０における第２アドレス値とに基づいて、マスタライ
ト制御部１４がバースト出力するべき各データを順次に
バッファメモリ１３より読み出して並べ替えてマスタラ
イト制御部１４へ送る。

【００４２】したがって、このＤＭＡ制御装置１０は、
データ並び替えの為の回路として１つの４to４マルチプ
レクサのみを備えるだけでよいから、回路規模が小さ
く、安価なものとなる。また、このＤＭＡ制御装置１０
は、レイテンシが小さく、データ転送の高速化を図るこ
とが容易である。また、第１アドレス値および第２アド
レス値の何れについても制限が無いことから、第１バス
５０および第２バス６０それぞれのデータ幅が互いに異
なる場合であっても、また、転送元デバイス２０および
転送先デバイス３０それぞれの種類が如何なるものであ
っても、このＤＭＡ制御装置１０は利用可能である。

【００４３】

【発明の効果】以上、詳細に説明したとおり、本発明に
係るＤＭＡ制御装置によれば、転送元入出力装置におい
て開始アドレス値以降の連続するアドレス領域に記憶さ
れている各データは、データ入力手段により入力され、
一時記憶手段に格納される。そして、一時記憶手段に格
納された各データは、転送元入出力装置における開始ア
ドレス値と転送先入出力装置における開始アドレス値と
に基づいて、バッファ制御手段により順次に読み出され
てデータ出力手段へ送られ、このデータ出力手段によ
り、転送先入出力装置における開始アドレス値以降の連
続するアドレス領域に対して出力される。転送元および
転送先それぞれのアドレスが相違する場合にはデータの
並び替えが必要になるが、本発明に係るＤＭＡ制御装置
では、バッファ制御手段により、両アドレス値に基づい
て一時記憶手段からデータが読み出されると同時にデー
タの並び替えが行われる。

【００４４】したがって、本発明に係るＤＭＡ制御装置
は、データ並び替えの為の回路として１つのマルチプレ
クサのみを備えるだけでよいから、回路規模が小さく、
安価なものとなる。また、このＤＭＡ制御装置は、レイ
テンシが小さく、データ転送の高速化を図ることが容易
である。加えて、複数の単位バッファから構成したこと
により、アドレス差異量が異なるブロックを複数個連続
して転送することができる。単位バッファに対してのア
ドレス変換を行っているので、データ出力の途中でサイ
クルが中断された場合にも、再開後の転送先アドレスを
使用してのアクセスが可能である。

【図面の簡単な説明】

【図１】本実施形態に係るＤＭＡ制御装置１０の構成を
示すブロック図である。

【図２】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の構成を示す図である。

【図３】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の各ブロックにおけるデータ格納部の構成
を示す図である。

【図４】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の第１ブロックにおけるデータ格納部への
データの格納の様子を説明する図である。

【図５】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の第２ブロックにおけるデータ格納部への
データの格納の様子を説明する図である。

【図６】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の第３ブロックにおけるデータ格納部への
データの格納の様子を説明する図である。

【図７】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の第４ブロックにおけるデータ格納部への
データの格納の様子を説明する図である。

【図８】本実施形態に係るＤＭＡ制御装置１０のバッフ
ァメモリ１３の第５ブロックにおけるデータ格納部への
データの格納の様子を説明する図である。

【図９】従来のＤＭＡ制御装置におけるデータ並び替え
手段の概略構成図である。

【符号の説明】

１０…ＤＭＡ制御装置、１１…マスタリード制御部、１
２…バッファ制御部、１３…バッファメモリ、１４…マ
スタライト制御部、１５…レジスタ、１６…レジスタ制
御部、２０…転送元デバイス、３０…転送先デバイス、
４０…ＣＰＵ、５０…第１バス、６０…第２バス、７０
…ＣＰＵバス。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵを介さずに単一または独立したバ
スに接続される入出力装置間のデータの転送を制御する
ダイレクトアクセス（ＤＭＡ）装置であって、転送元入出力装置から開始アドレス（アドレス１）とサ
イズとで指定されるブロックデータを読み出し、１回ま
たは複数回のアクセスで自身に取り込む制御を行うデー
タ入力手段と、前記データ入力手段が取り込んだデータを一時的に保持
する一時記憶手段と、転送先入出力装置に対して、開始アドレス（アドレス
２）とサイズとで指定されるブロックデータを前記一時
記憶手段から読み出して１回または複数回のアクセスで
出力する制御を行うデータ出力手段と、前記転送元入出力装置のアドレス値と前記転送先入出力
装置のアドレス値とに基づいて、前記データ出力手段が
出力すべきデータを順次に前記一時記憶手段から読み出
して前記データ出力手段へ送るバッファ制御手段と、を備えることを特徴とするＤＭＡ制御装置。
【請求項２】前記一時記憶手段は、複数の単位バッフ
ァを含み、アドレス差異が異なる２つ以上のＤＭＡブロ
ックを連続して扱う、ことを特徴とする請求項１記載の
ＤＭＡ制御装置。
【請求項３】前記単位バッファは、転送すべきデータ
と属性情報とを含み、前記属性情報は、前記転送元の開
始アドレスのうち単位バッファのバイト数を表現するの
に充分なビット数のアドレスと、単位バッファに格納さ
れた有効バイト数と、ブロックの開始を示す開始ブロッ
クビットと、ブロックの終了を示す終了アドレスビット
とを有する、ことを特徴とする請求項２記載のＤＭＡ制
御装置。
【請求項４】前記一時記憶手段の読み出しに使用する
アドレスは、前記転送先入出力装置に出力すべきアドレ
スを、前記転送元入出力装置のアドレス値と前記転送先
入出力装置のアドレス値との差異に基づいて変換して生
成する、ことを特徴とする請求項１記載のＤＭＡ制御装
置。
【請求項５】前記一時記憶手段は、転送先または転送
元のデータ幅ｎと同数のｎ個のＲＡＭを含む、ことを特
徴とする請求項４記載のＤＭＡ制御装置。
【請求項６】前記一時記憶手段は、前記ｎ個のＲＡＭ
それぞれに対して、前記データ出力手段からの読み出し
時には、転送元および転送先それぞれの開始アドレスの
差異から計算されるシフト量に応じてｎ個のバイトを２
つの領域に分割し、変換後のアドレスまたは変換後のア
ドレスから１差し引いたアドレスを与える、ことを特徴
とする請求項５記載のＤＭＡ制御装置。
【請求項７】転送先の都合でサイクルが中断された場
合には、前記シフト量と転送先に対する開始アドレスか
らの差分アドレスとを使用し、再開後の前記一時記憶手
段に対するアドレス変換を行う、ことを特徴とする請求
項６記載のＤＭＡ制御装置。