JPH0778747B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 【概要】

メモリのリードアクセスで１ビットエラーが発生した時
にマイクロ命令によりメモリデータを訂正するデータ処
理装置に関し、性能をダウンさせることなくソフトエラ
ーとしての１ビットエラーを救済することを目的とし、
ECC回路による１ビットエラー検出時にエラー発生アド
レスをエラーアドレスレジスタに保持し、ECC回路から
の割込みを受けてプロセッサがメモリアクセス空間とは
異なる別の外部レジスタ空間の特定アドレスをアクセス
するマイクロ命令を実行することにより、エラーアドレ
スレジスタのエラーアドレスを物理アドレスレジスタに
セットしてデータリード、該リードデータの訂正及び訂
正データのライトを１回のアクセスで行なう。

【産業上の利用分野】

本発明は、メモリのリードアクセスで１ビットエラーが
起きたときにマイクロ命令によりメモリデータを訂正す
るようにしたデータ処理装置に関する。 大容量の半導体メモリにおいてメモリセルに記憶された
情報がビット反転するエラーが起こることが知られてお
り、１度反転するとそのままビット「０」または「１」
に固定されてしまうエラーをハードエラーと呼び、反転
しても正しい情報を書き直すと直ってしまうエラーをソ
フトエラーと呼んでいる。 一般に、ソフトエラーの頻度はハードエラーの10〜100
倍ほど高いことが知られており、従って、大容量の半導
体メモリを多数使用したメモリ装置を使用するデータ処
理装置にあっては、リード時に発生した１ビットエラー
を訂正し、２ビットエラーを検出するECC回路を備えて
いるのが普通である。

【従来の技術】

ところで、ソフトエラー率の高い初期の64KビットDRAM
が使用されていた時代には、ソフトエラーによる１ビッ
トエラーが同一アドレスの他のビットで更に起きて２ビ
ットエラーとなり、CPUで読出した時に訂正不可能とな
る確率が高かったため、エラー訂正のためメモリのパト
ロールを行なっているシステムが知られている。 このメモリパトロールとは、メモリに対し周期的にアド
レスを変えながらリード・ECCによる１ビットエラーの
訂正及び訂正したデータのリライトを全アドレスについ
て行なう機能であり、ハードウェアで行なう場合と、フ
ァームウェアでおこなう場合とがある。 ハードウェアで行なうメモリパトロールの場合には、パ
トロールアドレスレジスタ及びパトロール周期カウンタ
を備え、パトロール周期が来たらパトロールアドレスレ
ジスタにセットしたメモリアドレスに対しハードウェア
でリード・訂正・リライトを行なった後、パトロールア
ドレスレジスタをインクリメントし、次のパトロール周
期で同様の処理を行なう。このため、ハードウェアによ
る場合は、パトロールアドレスレジスタ及びパトロール
周期カウンタに加えて更にインクリメント回路、パトロ
ール時専用のリード・訂正・ライト回路が必要になる。 一方、ファームウェアで行なうメモリパトロールの場合
には、パトロール周期が来たら割込み等でファームウェ
アに通知し、ファームウェアはパトロールアドレスを物
理アドレスレジスタにセットしてメモリをリードし、EC
C回路で１ビットエラーを訂正してリライトする。パト
ロールアドレスは制御メモリの所定の領域に格納してお
き、パトロールを行なう時にのみ読出して物理アドレス
レジスタにセットし、パトロールアクセス後はファーム
ウェアでパトロールアドレスをインクリメントして元の
領域に格納する。 このファームウェアの方法によれば、ハードウェアによ
る方法よりもハードの構成量は少なくて済むが、ファー
ムウェアはそれまでの処理を中断してパトロール動作を
行なうことになるため、テータ処理装置の性能がダウン
する。 勿論、ハードウェアによる方法でもパトロール時のメモ
リアクセス動作中は通常のメモリアクセスが待たされ、
ファームウェアによる方法ほどではないが性能ダウンに
なる。 このようなメモリパトロールを必要とした従来の半導体
メモリに対し、近年にあっては、ソフトエラーに対しあ
る程度対策をメモリ自体で施した素子が現われ、ソフト
エラーの発生率はそれほど高くなくなり、ソフトエラー
が重なって２ビットエラーとなり訂正不可能となる確率
は非常に低くなった。その結果、性能ダウンにつながる
メモリパトロール動作を行なわないシステムが出現する
ようになっている。

【発明が解決しようとする課題】

しかしながら、メモリパトロール動作を行なわないシス
テムにあっては、ソフトエラーが重なって２ビットエラ
ーでシステムダウンする確率は低いものの、一度１ビッ
トエラーが起きた領域は書き換えられない限り、その領
域を読出す度に１ビットエラーとなる。１ビットエラー
の場合には、通常、ECC回路によるデータ訂正時間を見
込んでクロックが引き伸ばされ、プロセッサにデータが
到着する時間が遅くなり、その分だけ性能ダウンにな
る。 更に、１ビットエラーは直接はシステムダウンに繋がら
ずに処理は続行されるが、１ビットエラーが起きるとエ
ラー情報を格納するためのロギング処理が行なわれる。
そのため１ビットエラーが訂正されずに同じ領域を頻繁
にリードすると、その度にロギング処理が行なわれ、ロ
ギング領域が足りなくなる場合がある。 また１ビットエラーの発生回数がある一定回数以上にな
ると、ハードエラーの可能性が高くなってくるため、コ
ンソール等の画面にエラー情報をメッセージ出力する場
合があり、このエラー警告を受けてユーザがシステムエ
ンジニアをコールしてメモリを交換するようになるが、
ソフトエラーによるエラーの蓄積である場合があり、エ
ラーを起こしたメモリを試験部門でテストしてもエラー
は再現しない。即ち、ハードエラーでないメモリをわざ
わざ交換してしまうという無駄な作業を行なったことに
なり、保守点検作業及び費用のロス及びユーザに対し迷
惑となる。 本発明は、このような従来の問題点に鑑みてなされたも
ので、性能をダウンさせることなくソフトエラーとして
の１ビットエラーを救済できるデータ処理装置を提供す
ることを目的とする。

【課題を解決するための手段】

第１図は本発明の原理説明図である。 第１図において、データ処理装置100は、物理アドレス
レジスタ20にメモリ装置10のアドレスをセットしてリー
ド又はライトする。リード時にはメモリ装置10からリー
ドされたデータに含まれる１ビットエラーをECC回路12
で検出して訂正する。 本発明は、メモリ装置10のリード時にECC回路12で１ビ
ットエラーを検出すると、そのときの物理レジスタ20の
メモリアドレスをエラー発生アドレスとしてエラーアド
レスレジスタ14に保持する。制御手段18としてのプロセ
ッサは、１ビットエラーに対するリード・訂正・ライト
命令として、既に準備されているテスト・アンド・セッ
ト命令の機能を変形して利用する。 テスト・アンド・セット命令は、外部レジスタ空間を指
定するアドレスの内、外部レジスタが存在していない特
定のアドレスを指定したアクセスで実行されるマイクロ
命令である。テスト・アンド・セット命令をアクセスす
ると、物理レジスタ20によるアドレス指定でメモリ装置
10をリードし、リードデータの特定のビット（最上位ビ
ットに１を立てる）を修正し、更に、修正データを元の
アドレスにライトする処理を１回のアクセスで実行させ
る。 そこで本発明は、ECC回路12から１ビットエラーの検出
通知を受けた際に、テスト・アンド・セット命令のもっ
ている特定ビット修正機能を抑止することで、１ビット
エラーのリード・訂正・ライト命令に変更し、物理アド
レスレジスタ20にセットしたメモリ装置10のエラー発生
アドレスからのリード、リードデータのECC回路12によ
る１ビットエラーの検出訂正、及び訂正後のデータのメ
モリ装置10へのライトを１回のアクセスで実行させる。 尚、１回のアクセスとは、リードデータをプロセッサに
取り込まず、且つ「リード・訂正・ライト」の間に他の
プロセッサ又はDMA装置がリードした領域を書き変えな
いように共通バスをロックしてアクセスを行なうことを
意味する。

【作用】

プロセッサがメモリをリードアクセスして例えば１ビッ
トエラーが起きた場合、エラー発生アドレスをエラーア
ドレスレジスタに格納すると共に、ECC回路がプロセッ
サに対し割込みを起こし、プロセッサは割込みをトリガ
にエラーアドレスレジスタを読出して物理アドレスレジ
スタにセットし、リード・訂正・ライト命令を実行す
る。このリード・訂正・ライト命令は、既に準備されて
いるテスト・アンド・セット命令のもつ１ビット訂正機
能を抑止するという簡単な変形を行うだけで、メモリ装
置の１ビットエラーの発生アドレスからのリード、リー
ドデータのECC回路による１ビットエラーの検出訂正、
及び訂正後のデータのメモリ装置へのライトを、１回の
アクセスで行うことができる。これによりソフトエラー
ならばデータは正常な状態に復帰し、以後のリードアク
セスでは１ビットエラーは起きない。 勿論、ハードエラーならば、データは正常な状態に戻ら
ず、再度のリードアクセスで１ビットエラーが起きる
が、これによってハードエラーより極めて頻度の高いソ
フトエラーを性能をダウンさせることなく救済できる。 また１ビットエラーのリード・訂正・ライト命令は、既
存のテスト・アンド・セット命令を変形して実行してい
ることから、バス上ではもともとあるテスト・アンド・
セット命令としてリード、ライトが行なわれ、リード・
訂正・ライト命令として新たにバス制御をしなくても済
むというメリットがある。また既存のテスト・アンド・
セット命令のリード・訂正・ライト命令への変更も、そ
の１ビット訂正機能を抑止するという簡単なハードウェ
アの追加で済む。

【実施例】

第２図は本発明の一実施例を示した説明図である。 第２図において、100はデータ処理装置であり、データ
処理装置100には複数のメモリ装置（半導体メモリ）10
a,10b,・・・がメモリデータバス及びメモリアドレスバ
スにより接続されている。 データ処理装置100には制御手段としてのマイクロプロ
セッサ18a、メモリ装置10aに対しリードアクセスを行な
うための物理アドレスがセットされる物理アドレスレジ
スタ20が設けられ、物理アドレスレジスタ20に対して
は、マイクロプロセッサ18aから直接的にリードアクセ
スの物理アドレスがセットされるか仮想記憶方式にあっ
ては、アドレス変換回路22で仮想アドレスから物理アド
レスに変換されたアドレスデータがセットされる。ま
た、データ処理装置100にはリードアクセスでメモリ装
置10a又は10bから読出されたリードデータの１ビットエ
ラーを検出訂正するECC回路12が設けられる。更に、マ
イクロプロセッサ18aに対してはメモリアクセスとは異
なる別の外部アドレス空間をもった外部レジスタ16aが
設けられている。 このようなデータ処理装置100の構成は従来と同じであ
るが、これに加えて本発明にあっては、エラーアドレス
レジスタ14が新たに設けられ、リードアクセスによりEC
C回路12で１ビットエラーが検出されると、ECC回路12の
エラー検出出力を受けて物理アドレスレジスタ20にセッ
トされているエラー発生アドレスがエラーアドレスレジ
スタ14に格納できるようにしている。このようなエラー
アドレスレジスタ14に加えて、マイクロプロセッサ18a
にはECC回路12より１ビットエラーの検出出力に基づく
割り込みを受けたときに、エラーアドレスレジスタ14の
エラーアドレスを物理アドレスレジスタ20にセットして
データリード、リードデータの訂正及び訂正データのラ
イトを１回のアクセスで行なうマイクロ命令として、
「リード・訂正・ライト命令」が準備されている。この
マイクロ命令としての「リード・訂正・ライト命令」
は、メモリアクセス空間とは異なる別の外部アドレス空
間を作り出す外部レジスタ16aの特定アドレスをアクセ
スする命令であり、例えば外部レジスタ16aの特定アド
レスとしては存在しない外部レジスタアドレスが使用さ
れ、この存在しない外部レジスタアドレスを例えばライ
トアクセスする命令を実行することにより「リード・訂
正・ライト命令」の動作を１回のアクセスで行なうこと
ができるようにしている。 次に第２図の実施例において、リードアクセスで１ビッ
トエラーが起きたときの処理動作を説明する。 今、データ処理装置100のマイクロプロセッサ18aが物理
アドレスレジスタ20に直接またはアドレス変換回路22を
介してリードアドレスをセットしてメモリ装置10aをア
クセスしたとする。このリードアクセスを受けてメモリ
装置10aはメモリデータバスを通じてデータ処理回路100
にリードデータを送り、リードデータはECC回路12を介
してデータバスによりマイクロプロセッサ18aに取り込
まれる。このときECC回路12でソフトエラーとして発生
した１ビットエラーが検出されたとすると、ECC回路12
のエラー検出出力を受けてエラーアドレスレジスタ14に
物理アドレスレジスタ20にセットされているリードアド
レスがエラー発生アドレスとして保持される。 一方、ECC回路12は１ビットエラーを検出するとエラー
検出をマイクロプロセッサ18aに通知する。このエラー
通知をトリガとしてプロセッサ18aは「リード・訂正・
ライト命令」を実行する。即ち、マイクロプロセッサ18
aは外部レジスタ16aの特定レジスタアドレス、例えば存
在しない外部レジスタアドレスのライトアクセスを実行
し、このライトアクセスを受けてエラーアドレスレジス
タ14に保持されているエラー発生アドレスが物理アドレ
スレジスタ20にセットされ、メモリ装置10aのエラー発
生アドレスのデータリードが行なわれて、ECC回路12に
１ビットエラーの起きたリードデータが取り込まれて訂
正され、訂正後に同じアドレスに対し訂正データのライ
トを１回のアクセスで行なう。 このためソフトエラーであることから、メモリ装置10a
のエラー発生データは正常な状態に復帰し、以後の同一
アドレスのリードアクセスで１ビットエラーは起きない
ようになる。 尚、第２図の実施例にあっては、メモリ装置10a,10b,・
・・のデータバス及びアドレスバスに対し、他のデータ
処理装置100aが接続されており、この他のデータ処理装
置100aについてもデータ処理装置100と同様、エラーア
ドレスレジスタ14を設けると共にマイクロプロセッサに
「リード・訂正・ライト命令」をもたせることで、同様
にソフトエラーによる１ビットエラーが起きたときに割
込みによるマイクロ命令の実行でメモリデータを正常な
状態に復帰させることができる。 第３図は第２図に示したデータ処理装置100がマイクロ
命令として備えている「テスト・アンド・セット命令」
を利用して１ビットエラー検出時の「リード・訂正・ラ
イト命令」を実行するようにした具体的な実施例を示
す。 第３図において、マイクロプロセッサ18aはメモリアク
セス空間とは別に第２図に示したように、外部レジスタ
16aによる外部レジスタ空間をもち、外部レジスタ16aに
はそれぞれ外部レジスタアドレスが割り付けられてお
り、MV命令（MOVE命令）により外部レジスタ16aのデー
タをリード又はライトすることができる。このような外
部レジスタ空間のアクセス機能に加えて、マイクロプロ
セッサ18aは外部レジスタが存在しない外部レジスタア
ドレスを指定すると、通常は１オペレーションとなる
が、この存在しない外部レジスタアドレスの指定により
特別な機能をもたせることができる。 第３図の実施例にあっては、外部レジスタアドレスとし
て「X80」から「XFF」までをもつことができ、「X80」
から「X9F」までの外部レジスタは存在するが、「XA0」
から「XFF」までの外部レジスタは存在しない。そして
マイクロプロセッサ18aが外部レジスタアドレスとして
存在しないレジスタアドレス「XA0」を指定してリード
アクセスを行なうと、アドレス「XA0」が外部デコーダ
回路24で解読され、「テスト・アンド・セット命令」を
行なわせることができる。 ここで、「テスト・アンド・セット命令」とは、メモリ
装置の指定された領域のデータを読出すと共に、読出デ
ータの特定の１ビット、この実施例にあっては最上位ビ
ットを「１」にしてそのまま元の領域にライトする機能
である。勿論、リードデータに１ビットエラーがあれ
ば、訂正後に最上位ビットに「１」を立ててライトす
る。この「テスト・アンド・セット命令」の対象となる
領域指定はプロセッサ18aより物理アドレスレジスタに
予めアドレスを設定しておくことにより行なわれる。 このような「テスト・アンド・セット命令」を備えた第
３図のデータ処理装置の構成を説明すると、まずECC回
路12はライトデータにチェックビットを付加するための
チェックビット発生器26を備え、一方、リードアクセス
によりメモリデータバスからリードデータレジスタ28を
経由して取り込まれたリードデータから１ビットエラー
を検出して訂正し、且つ２ビットエラーを検出するた
め、シンドロームジェネレータ30、シンドロームデコー
ダ32及びデータ修正器34を備える。 一方、「テスト・アンド・セット命令」を実行するた
め、ECC回路12のデータ修正器34を経由して得られたリ
ードデータの最上位ビットに１を立てるための修正回路
38が設けられ、修正回路38に対してはANDゲート40より
テスト・アンド・セット指示が与えられる。ANDゲート4
0の一方の入力にはマイクロプロセッサ18aが存在しない
外部アドレスレジスタのアドレス「XA0」を指定するこ
とによって外部デコーダ回路24から得られた解読データ
が入力され、ANDゲート40の他方の入力にはマイクロプ
ロセッサ18aからのライト信号（Ｌレベルでリードを示
す）が入力され、このＬレベルとなるライト信号の反転
入力で許容状態となってゲート40からのテスト・アンド
・セット指示信号を修正回路38に出力できるようにして
いる。 このような修正回路38、ANDゲート40及びデコーダ24で
成る「テスト・アンド・セット命令」に対し、本発明に
よる「リード・訂正・ライト命令」を実現するためAND
ゲート42が設けられ、ANDゲート42にはデコーダ24から
の外部レジスタアドレス「XA0」の解読出力を入力する
と共に、マイクロプロセッサ18aからのライト信号（Ｈ
レベル）を入力している。このため、ANDゲート42はマ
イクロプロセッサ18aが外部レジスタアドレス「XA0」を
指定したライトアクセスを行なったときに、修正回路38
に対し、リード・訂正・ライト指示のためのＨレベル出
力を生ずる。ANDゲート42により、リード・訂正・ライ
ト指示のＨレベル出力を受けた修正回路38は、「テスト
・アンド・セット命令」におけるリードデータの最上位
ビットに１を立てる処理を行なわずに、そのままライト
する動作を行ない、その結果、本発明による「リード・
訂正・ライト命令」を実現することができるようにして
いる。 尚、第３図の実施例におけるマイクロプロセッサ18a、E
CC回路12以外の構成は、第２図の実施例と同じになる。 次に、第３図の実施例の処理動作を説明する。 マイクロプロセッサ18aによるメモリ装置のリードアク
セスでメモリデータバスを通じてリードデータレジスタ
28にリードデータが格納され、ECC回路12に設けたシン
ドロームジェネレータ30、シンドロームデコーダ32によ
ってシンドロームから１ビットエラーが検出されると、
データ修正器34でデータ訂正が行なわれ、修正回路38及
びトランシーバ44を経由してマイクロプロセッサ18aに
リードデータが取り込まれる。 一方、ECC回路12で１ビットエラーが検出されると、第
２図に示したようにエラーアドレスレジスタ14にエラー
発生アドレスが保持され、続いてマイクロプロセッサ18
aがECC回路12からのエラー検出出力による割込みを受
け、マイクロプロセッサ18aは存在しない外部レジスタ
アドレス「XA0」をライトアクセスするMV命令を実行す
る。即ち、マイクロプロセッサ18aは外部デコーダ24にM
V命令を出力すると同時に、存在しない外部レジスタア
ドレス「XA0」をセットし、これを受けて外部デコーダ2
4のANDゲート40及び42に対する信号ラインにＨレベル出
力を生ずる。同時にライトアクセスであることから、マ
イクロプロセッサ18aはANDゲート40,42にＨレベル出力
を生じ、このためANDゲート40は禁止状態に置かれる
が、ANDゲート42が許容状態となり、外部デコーダ24か
らの解読信号がANDゲート42を通過して修正回路38に対
しリード・訂正・ライト指示となるＨレベル出力を与え
る。このリード・訂正・ライト命令の指示を受けた修正
回路38は、エラーアドレスレジスタ14に格納されている
エラー発生アドレスを物理アドレスレジスタ20にセット
してメモリ装置をリードし、リードデータはECC回路12
を通過する際に１ビットエラーが訂正されて修正回路38
に取り込まれ、続いて、修正回路38は修正データをその
まま元のアドレスに書込むライト動作を行ない、これに
よって１回のアクセスで「リード・訂正・ライト命令」
が行なわれる。 このように第３図の実施例にあっては、データ処理装置
が有する「テスト・アンド・セット命令」のハードウェ
アを有効に利用しているため、１ビットエラーを１回の
アクセスで行なうためのハードウェアの付加は極く少量
のハードの追加で済ますことができる。 勿論、１ビットエラーを検出したときのマイクロ命令の
実行による「リード・訂正・ライト機能」の実現はデー
タ処理装置のもつ「テスト・アンド・セット命令」の利
用に限定されず、存在しない適宜の外部レジスタのリー
ド又はライトアクセスを利用した特別機能をもたせるこ
とで同様に実現できる。 ［発明の効果］ 以上説明してきたように本発明によれば、プロセッサが
メモリをリードアクセスして１ビットエラーが起きた場
合、既に準備されているテスト・アンド・セット命令の
もつ１ビット訂正機能を抑止したリード・訂正ライト命
令を実行することで、メモリ装置の１ビットエラーの発
生アドレスからのリード、リードデータのECC回路によ
る１ビットエラーの検出訂正、及び訂正後のデータのメ
モリ装置へのライトを、１回のアクセスで行うことがで
きる。 この１ビットエラーのリード・訂正・ライト命令は、既
存のテスト・アンド・セット命令を変形して実行してい
るため、バス上ではもともとあるテスト・アンド・セッ
ト命令としてリード、ライトが行なわれ、リード・訂正
・ライト命令として新たにバス制御をしなくても済む。
また既存のテスト・アンド・セット命令のリード・訂正
・ライト命令への変更も、その１ビット訂正機能を抑止
するという簡単なハードウェアの追加で済む。 その結果、少量のハードウェアの追加で１ビットエラー
を発生したメモリアドレスのデータ書換えによってソフ
トエラーを救済することができ、メモリパトロールのよ
うに性能ダウンを引き起こすことがなく、メモリの信頼
性ひいてはシステムの信頼性を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の一実施例を示した説明図； 第３図はデータ処理装置の「テスト・アンド・セット機
能」を利用して「リード・訂正・ライト機能」を実現す
る具体的な実施例を示した説明図である。 図中、 10,10a,10b:メモリ装置（半導体メモリ） 12:ECC回路 14:エラーレジスタ 16:外部レジスタ空間 16a:外部レジスタ 18:制御手段 18a:マイクロプロセッサ 20:物理アドレスレジスタ 22:アドレス変換回路（仮想メモリ用） 24:外部デコーダ回路 26:チェックビット発生器 28:リードデータレジスタ 30:シンドロームジェネレータ 32:シンドロームデコーダ 34:データ修正器 38:修正回路 40,42:ANDゲート 44:トランシーバ

Claims (1)

【特許請求の範囲】
1. 【請求項１】物理レジスタ（20）にメモリ装置（10）の
   アドレスをセットしてリード又はライトし、リード時に
   は前記メモリ装置（10）からリードされたデータに含ま
   れる１ビットエラーをECC回路（12）で検出して訂正す
   るデータ処理装置に於いて、 エラーアドレスレジスタ（14）と制御手段（18）を備
   え、 前記エラーアドレスレジスタ（14）は、前記ECC回路（1
   2）による１ビットエラーの検出時に、前記物理レジス
   タ（20）のメモリアドレスをエラー発生アドレスとして
   保持し、 前記制御手段（18）は、外部レジスタ空間を指定するア
   ドレスの内、外部レジスタが実際に存在しない特定のア
   ドレスを指定したアクセスで実行されるマイクロ命令と
   して、前記物理レジスタ（20）によるアドレス指定で前
   記メモリ装置（10）をリードし、該リードデータの特定
   ビットを修正し、該修正データを元のアドレスにライト
   するテスト・アンド・セット命令を有し、さらに、該テ
   スト・アンド・セット命令をリード命令として実行する
   時には特定ビットの修正を行うことでテスト・アンド・
   セット命令として機能させ、ライト命令として実行する
   時には特定ビットの修正を抑止することで１ビットエラ
   ーのリード・訂正・ライト命令に変更して機能させる手
   段を有し、前記ECC回路（12）から１ビットエラーの検
   出通知を受けた際に前記リード・訂正・ライト命令を実
   行し、前記物理アドレスレジスタ（20）にセットした前
   記メモリ装置（10）のエラー発生アドレスからのリー
   ド、該リードデータの前記ECC回路（12）よる１ビット
   エラーの検出訂正、及び訂正後のデータの前記メモリ装
   置（10）へのライトを１回のアクセスで実行させること
   を特徴とするデータ処理装置。