JPS59122020A - 信号変化検出装置 - Google Patents
信号変化検出装置Info
- Publication number
- JPS59122020A JPS59122020A JP57234043A JP23404382A JPS59122020A JP S59122020 A JPS59122020 A JP S59122020A JP 57234043 A JP57234043 A JP 57234043A JP 23404382 A JP23404382 A JP 23404382A JP S59122020 A JPS59122020 A JP S59122020A
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- JP
- Japan
- Prior art keywords
- output
- input
- node
- signal
- amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は対象とする信号の電圧変化を検出してパルスを
発生する信号変化検出装置・”に関する。
発生する信号変化検出装置・”に関する。
従来、信号変化検出装置（Ｔｒａｎｓｉｔｉｏｒ−Ｄｅ
ｔｅｃｔｅｒ 、以下Ｔ、Ｄ、と略称する）では出力パ
ルスを得る手段に、たとえばＵＳＰ４０３９８５８に示
されるようにゲート遅延回路を用いたものが多い。
ｔｅｃｔｅｒ 、以下Ｔ、Ｄ、と略称する）では出力パ
ルスを得る手段に、たとえばＵＳＰ４０３９８５８に示
されるようにゲート遅延回路を用いたものが多い。
第１図は従来のＴ、Ｄ、の−例を示すブロック図で外部
からの信号は入力端子１を介してトランスファゲート２
および排他論理和（以下ＥＸ −ＯＲと称す）ゲート３
のＡ人カへ与えられる。また上記トランスファゲート２
の出力は一対のインバータを逆並列に接続した安定記憶
回路４および上記ＥＸ −ＯＲダート３０Ｂ入力へ与え
られる。また上記２安定記憶回路４の出力は上記ＥＸ
−ＯＲゲート３のＢ入力へ与えられる。
からの信号は入力端子１を介してトランスファゲート２
および排他論理和（以下ＥＸ −ＯＲと称す）ゲート３
のＡ人カへ与えられる。また上記トランスファゲート２
の出力は一対のインバータを逆並列に接続した安定記憶
回路４および上記ＥＸ −ＯＲダート３０Ｂ入力へ与え
られる。また上記２安定記憶回路４の出力は上記ＥＸ
−ＯＲゲート３のＢ入力へ与えられる。
そしてＥＸ −ＯＲゲート３の出力は出力端子５および
２個のインバータを直列に接続した駆動回路６を介して
上記トランスファゲート２を駆動する。ここで入力信号
が’Ｈ” ｔたは′Ｌ”に保持された状態ではＥＸ −
ＯＲゲート３のＡ、Ｂ入力ばＬ”Ｌ”又は“ｒ’ ”Ｈ
＃で一致するのでその出力はｔＨｎに保持される。した
がってトランスファゲート２はオフに保持される。ここ
で入力信号に変化を生じると、それによってＡ入力は直
ちに反転してＥＸ −ＯＲゲート３のＡ、Ｂ入力は不一
致になるためにその出力は′Ｌ”になる。しかしながら
この出力ｔｔＬ＃は駆動回路６を介してトランスファゲ
ート２をオンさせそれによって２安定言己憶回路４の出
力を反転させる。したがってＥＸ −ＯＲゲート３の入
力は再び一致してその出力は′Ｈ＃となる。すなわちＥ
Ｘ −ＯＲケ・−ト３の出力の変化がそのＢ入力へ帰還
される間だけ出力端子５は“Ｌ”になシ入力信号の変化
を検出することができる。
２個のインバータを直列に接続した駆動回路６を介して
上記トランスファゲート２を駆動する。ここで入力信号
が’Ｈ” ｔたは′Ｌ”に保持された状態ではＥＸ −
ＯＲゲート３のＡ、Ｂ入力ばＬ”Ｌ”又は“ｒ’ ”Ｈ
＃で一致するのでその出力はｔＨｎに保持される。した
がってトランスファゲート２はオフに保持される。ここ
で入力信号に変化を生じると、それによってＡ入力は直
ちに反転してＥＸ −ＯＲゲート３のＡ、Ｂ入力は不一
致になるためにその出力は′Ｌ”になる。しかしながら
この出力ｔｔＬ＃は駆動回路６を介してトランスファゲ
ート２をオンさせそれによって２安定言己憶回路４の出
力を反転させる。したがってＥＸ −ＯＲゲート３の入
力は再び一致してその出力は′Ｈ＃となる。すなわちＥ
Ｘ −ＯＲケ・−ト３の出力の変化がそのＢ入力へ帰還
される間だけ出力端子５は“Ｌ”になシ入力信号の変化
を検出することができる。
しかしながらこのようなダート遅延を利用するものでは
一般にゾロセスノ？ラメータの変動に対しである程度の
安定性を保つことはできるが数段のゲート回路を必要と
するために回路が複雑になる。このために集積回路化す
る場合にはチップ面積が増大し、また出力信号を入力側
へ帰還して制御するために設計も複雑になる。
一般にゾロセスノ？ラメータの変動に対しである程度の
安定性を保つことはできるが数段のゲート回路を必要と
するために回路が複雑になる。このために集積回路化す
る場合にはチップ面積が増大し、また出力信号を入力側
へ帰還して制御するために設計も複雑になる。
本発明は上記の事情に鑑みて吟されたもので回路構成が
簡単でかつ設計も容易であり、しかも出力を入力側へ帰
還しない構成とした信号変化検出装置を提供することを
目的とするものである。
簡単でかつ設計も容易であり、しかも出力を入力側へ帰
還しない構成とした信号変化検出装置を提供することを
目的とするものである。
すなわち本発明は、入力しきい値電圧の異なる２個の増
幅器へ並列に入力信号を与え、かつ上記増幅器の出力を
論理ゲートへ与え、入力信号の変化を上記入力しきい値
電圧の差異による各増幅器出力の変化の時間差として検
出することを特徴とするものである。
幅器へ並列に入力信号を与え、かつ上記増幅器の出力を
論理ゲートへ与え、入力信号の変化を上記入力しきい値
電圧の差異による各増幅器出力の変化の時間差として検
出することを特徴とするものである。
以下本発明の一実施例を第２図に示すブロック図を参照
して詳細に説明する。すなわち第２図において入力端子
１１へ与えられた信号はノードＮ１を介して第１．第２
の増幅器、すなわちインバータ１２．１３へ並列に与え
られる。
して詳細に説明する。すなわち第２図において入力端子
１１へ与えられた信号はノードＮ１を介して第１．第２
の増幅器、すなわちインバータ１２．１３へ並列に与え
られる。
このインバータ１２．１３ｄそれぞれ異なる入力しきい
値電圧Ｖｔｈｌ ＃Ｖｔｈ２を有Ｌ％ Ｖｔｈｌ＞Ｖｔ
ｈａの関係を有する。そして第２の増幅器１３の出力ノ
ードＮ３をイン入力タ１４０入カに接続し、第１の増幅
器１２の出力ノードＮ２およびインバータ１４の出力ノ
ードＮ４は、ＮチャンネルＭＯＳ ）ランジスタｉ５，
１６からなる論理回路へ入力する。ここでＭＯＳ トラ
ンジスタ１５゜Ｊ６は直列に接続されかつＭＯＳ ）ラ
ンジスタ１６のソースハ基準電位、ＭＯＳトランジスタ
１５のドレインから導出したノードＮ５は出力端子１７
および抵抗１８を介して電源ＶＤＤに接続している。
値電圧Ｖｔｈｌ ＃Ｖｔｈ２を有Ｌ％ Ｖｔｈｌ＞Ｖｔ
ｈａの関係を有する。そして第２の増幅器１３の出力ノ
ードＮ３をイン入力タ１４０入カに接続し、第１の増幅
器１２の出力ノードＮ２およびインバータ１４の出力ノ
ードＮ４は、ＮチャンネルＭＯＳ ）ランジスタｉ５，
１６からなる論理回路へ入力する。ここでＭＯＳ トラ
ンジスタ１５゜Ｊ６は直列に接続されかつＭＯＳ ）ラ
ンジスタ１６のソースハ基準電位、ＭＯＳトランジスタ
１５のドレインから導出したノードＮ５は出力端子１７
および抵抗１８を介して電源ＶＤＤに接続している。
このような構成であれば、第３図に示す波形図において
、（ａ）入力ノードＮ、が°゛Ｈ″からｔｔＬ”へ変化
した場合、増幅器１２．１３の回路しきい値電圧は”ｔ
ｈｔ ＞Ｖｔｈｚの関係にあるので・第３図（ｂ）に示
すノードＮ２の″Ｌ′からＨ＃への変化は第３図（ｃ）
に示すノードＮ３の″Ｌ”がら“Ｈ＃への変化よシも前
に起る。この遅れ時間をｔｄＨＬとする。また第３図（
ｄ）に示すノードＮ、 （ｆｉノードＮ３の′Ｌ”から
′Ｈ″への変化に対してインバータ１４の遅れ時間ｔｄ
１４だけ遅れて”Ｈ″から′Ｌ＃へ変化する。したがっ
てＭＯＳ トランジスタ１５．１６けｔｄＨＬ ＋ ｔ
ｄ１４の時間幅で同時にオン状態となシ第３図（ｅ）に
示す出力ノードＮ５けこの期間中″′Ｌ″となる。
、（ａ）入力ノードＮ、が°゛Ｈ″からｔｔＬ”へ変化
した場合、増幅器１２．１３の回路しきい値電圧は”ｔ
ｈｔ ＞Ｖｔｈｚの関係にあるので・第３図（ｂ）に示
すノードＮ２の″Ｌ′からＨ＃への変化は第３図（ｃ）
に示すノードＮ３の″Ｌ”がら“Ｈ＃への変化よシも前
に起る。この遅れ時間をｔｄＨＬとする。また第３図（
ｄ）に示すノードＮ、 （ｆｉノードＮ３の′Ｌ”から
′Ｈ″への変化に対してインバータ１４の遅れ時間ｔｄ
１４だけ遅れて”Ｈ″から′Ｌ＃へ変化する。したがっ
てＭＯＳ トランジスタ１５．１６けｔｄＨＬ ＋ ｔ
ｄ１４の時間幅で同時にオン状態となシ第３図（ｅ）に
示す出力ノードＮ５けこの期間中″′Ｌ″となる。
次に入力ノードＮ１が′Ｌ″から′Ｈ＃へ変化すると、
同様忙第１．第２増幅器１２．１３の回路しきい値電圧
はＶｔｈｘ ＞Ｖｔｈｚの関係与るだめに、ノードＮ２
の１■”から“Ｌ”への変イヒはノー１’ ３ ノ”Ｈ
”カラ＠Ｌ＃への変化に対して遅れて起る。この遅れ時
間をｔｄＬＨとすると、ノードＮ４の“Ｌ＃からＨ＃へ
の変化はノード３のＨ＃がら′Ｌ”への変化に対してイ
ンバータ１４の遅れ時間ｔｄ１４だけ遅れて追従する。
同様忙第１．第２増幅器１２．１３の回路しきい値電圧
はＶｔｈｘ ＞Ｖｔｈｚの関係与るだめに、ノードＮ２
の１■”から“Ｌ”への変イヒはノー１’ ３ ノ”Ｈ
”カラ＠Ｌ＃への変化に対して遅れて起る。この遅れ時
間をｔｄＬＨとすると、ノードＮ４の“Ｌ＃からＨ＃へ
の変化はノード３のＨ＃がら′Ｌ”への変化に対してイ
ンバータ１４の遅れ時間ｔｄ１４だけ遅れて追従する。
したがって、ＭＯＳトランジスタ１５．１６はｔ４ＬＨ
Ｅｄ１４の時間幅で同時にオン状態となシ、出力ノード
Ｎ５はこの期間中″′Ｌ”となる。ここでノード１の”
Ｌ”から”Ｈ”への変化の際に出力ノードＮ５を変化さ
せてパルスを得るためには、 ＴｄＬＨ：） ｔｄｔ４ ・・・（１
）を満たす必要がある。また ｔａＨＬ ＞＞ ｔｄｔ４ ・・・（
２）ｔｄＬＨ＞＞ ｔｄｔ ＜ ・・・（
３）を満たす場合には、出力ノード５に発生するパルス
信号のパルス幅は、はとんどｔｄＨＬ 、 ｔｄＬＨに
よって決壕ることになる。また（１） 、 （２） 、
（３）式は入力ノード１の変化の時定数およびインバ
ータ１４における遅れ時間ｔｄｌ ４を調節することに
よって実現可能である。したがって、ノード５の変化す
なわち出力パルス幅は入力ノード１の変化の時定数を調
節することによって任意に可変でき所望の出力パルス幅
を祠ることができる。
Ｅｄ１４の時間幅で同時にオン状態となシ、出力ノード
Ｎ５はこの期間中″′Ｌ”となる。ここでノード１の”
Ｌ”から”Ｈ”への変化の際に出力ノードＮ５を変化さ
せてパルスを得るためには、 ＴｄＬＨ：） ｔｄｔ４ ・・・（１
）を満たす必要がある。また ｔａＨＬ ＞＞ ｔｄｔ４ ・・・（
２）ｔｄＬＨ＞＞ ｔｄｔ ＜ ・・・（
３）を満たす場合には、出力ノード５に発生するパルス
信号のパルス幅は、はとんどｔｄＨＬ 、 ｔｄＬＨに
よって決壕ることになる。また（１） 、 （２） 、
（３）式は入力ノード１の変化の時定数およびインバ
ータ１４における遅れ時間ｔｄｌ ４を調節することに
よって実現可能である。したがって、ノード５の変化す
なわち出力パルス幅は入力ノード１の変化の時定数を調
節することによって任意に可変でき所望の出力パルス幅
を祠ることができる。
なお卯゛４図は第２図に示すブロック図のＣＭＯＳイン
バータによる構成を示すブロック図である。
バータによる構成を示すブロック図である。
このようなＣＭＯＳインバータを用いた場合、全体の回
路構成が簡単なことと相俊って消費電力を著るしく小さ
くすることができる。
路構成が簡単なことと相俊って消費電力を著るしく小さ
くすることができる。
すなわち上記実施例によれば従来のｒ−ト遅延を利用し
、かつ出力パルスを帰還して入力信号の入力制御を行な
うものに比して回路素子数を少なくでき、しかも設計も
容易でかつ出力パルス幅を任意に調節できる利点がある
。
、かつ出力パルスを帰還して入力信号の入力制御を行な
うものに比して回路素子数を少なくでき、しかも設計も
容易でかつ出力パルス幅を任意に調節できる利点がある
。
なお、本発明は上記実施例に限定されるものではなく、
たとえば上記実施例では、ＮチャンネルＭＯ８トランジ
スタ１５．１６からなる論理回路を用いるようにしたが
、第５図に示すようにＮＡＮＤゲート２０を用いるよう
にしてもよい。
たとえば上記実施例では、ＮチャンネルＭＯ８トランジ
スタ１５．１６からなる論理回路を用いるようにしたが
、第５図に示すようにＮＡＮＤゲート２０を用いるよう
にしてもよい。
第６図（ａ）〜（、）は第５図に示すように論理回路に
ＮＡＮＤゲート２０を用いたときの各ノードＮｌ 。
ＮＡＮＤゲート２０を用いたときの各ノードＮｌ 。
Ｎ２ ＊ Ｎ３ ＃ Ｎ４ ｔ Ｎ５の変化を示
す波形図である。
す波形図である。
また本発明の論理回路は第７図に示すようにＰチャンネ
ルのＭＯＳ ）ランジスタ１５．１６を直列に接続し、
かつＭＯＳ ）ランジスタ１５のドレインから導出した
出力ノードＮ５を出力端子１７に接続するととも忙抵抗
１８を介して基準電位に接続し、かつＭＯＳ ）ランジ
スタ１６のソースを電源ＶＤＤに接続するようにしても
よい。
ルのＭＯＳ ）ランジスタ１５．１６を直列に接続し、
かつＭＯＳ ）ランジスタ１５のドレインから導出した
出力ノードＮ５を出力端子１７に接続するととも忙抵抗
１８を介して基準電位に接続し、かつＭＯＳ ）ランジ
スタ１６のソースを電源ＶＤＤに接続するようにしても
よい。
さらに第、８図に示すように論理回路としてＮ５Ｒゲー
ト２１を用いるようにしてもよい。
ト２１を用いるようにしてもよい。
以上のように本発明によれば回路構成が簡単であシ、シ
かも出力を入力側へ帰還しないために設計も容易で低電
力を図′り得、コストも安価な信号変化検出装置を提供
することができる。
かも出力を入力側へ帰還しないために設計も容易で低電
力を図′り得、コストも安価な信号変化検出装置を提供
することができる。
第１図は従来の信号変化検出装置の一例を示すブロック
図、第２図は本発明の一火施例を示すブロック図、糖３
図は第２図に示す装置の動作を説明する波形図、第４図
は第２図に示す装置をＣＭＯＳインバータによって構成
したブロック図、第５図は本発明の他の実施例を示すブ
ロック図、第６図は第５図に示す製筒の動作を説明する
波形図、第７図、第８図は本発明のさらに他の実施例を
示すブロック図である。 １１・・・入力端子、１２．１３・・・増幅器、１４・
・・インバータ、１５．１６・・・ＭＯＳ ）ランジス
タ（論理回路）、１７・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４ｖＡ ｎ Ｄ 第５５４ Ｖｒｓｚ Ｖγｓｔ＞Ｖｒｓｚ 第６図 第７図 第８図 ｒｓ ｔ ＴＨ２
図、第２図は本発明の一火施例を示すブロック図、糖３
図は第２図に示す装置の動作を説明する波形図、第４図
は第２図に示す装置をＣＭＯＳインバータによって構成
したブロック図、第５図は本発明の他の実施例を示すブ
ロック図、第６図は第５図に示す製筒の動作を説明する
波形図、第７図、第８図は本発明のさらに他の実施例を
示すブロック図である。 １１・・・入力端子、１２．１３・・・増幅器、１４・
・・インバータ、１５．１６・・・ＭＯＳ ）ランジス
タ（論理回路）、１７・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４ｖＡ ｎ Ｄ 第５５４ Ｖｒｓｚ Ｖγｓｔ＞Ｖｒｓｚ 第６図 第７図 第８図 ｒｓ ｔ ＴＨ２
Claims (1)
- 【特許請求の範囲】 （１）入力信号を共通に与えられる入力しきい値電圧の
異なる第１および第２の壜幅器と、第１、第２の増幅器
の一方の出力は直接与えられ他方の出力は反転して与え
られ上記入力信号の反転時に出力パルスを発生する論理
回路とを具備することを特徴とする信号変化検出装置。 （２、特許請求の範囲第１項記載のものにおいて、論理
回路としてＮＡＮＤゲートを用いたことを特徴とする信
号変化検出装置。 （３） ％許請求の範囲第１１項記載のものにおいて
、論理回路としてＮＯＲゲートを用いたことを特徴とす
る信号変化検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234043A JPS59122020A (ja) | 1982-12-27 | 1982-12-27 | 信号変化検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234043A JPS59122020A (ja) | 1982-12-27 | 1982-12-27 | 信号変化検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59122020A true JPS59122020A (ja) | 1984-07-14 |
Family
ID=16964670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234043A Pending JPS59122020A (ja) | 1982-12-27 | 1982-12-27 | 信号変化検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049761A (en) * | 1988-09-26 | 1991-09-17 | Siemens Aktiengesellschaft | CMOS pulse width modulator |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166757A (ja) * | 1974-12-05 | 1976-06-09 | Nippon Electric Co | |
| JPS56144637A (en) * | 1980-04-11 | 1981-11-11 | Nec Corp | Bipolar transistor digital circuit |
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
| JPS59117315A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | パルス発生回路 |
-
1982
- 1982-12-27 JP JP57234043A patent/JPS59122020A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166757A (ja) * | 1974-12-05 | 1976-06-09 | Nippon Electric Co | |
| JPS56144637A (en) * | 1980-04-11 | 1981-11-11 | Nec Corp | Bipolar transistor digital circuit |
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
| JPS59117315A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | パルス発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049761A (en) * | 1988-09-26 | 1991-09-17 | Siemens Aktiengesellschaft | CMOS pulse width modulator |
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