JPS6126214B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置において半導体基板表面部
（トランジスタ等のアクテイブ領域形成する側の
半導体基板表面部）から基板コンタクトを取る方
法に関し、主として絶縁ゲート電界効果トランジ
スタ（以下、MISFET又はMOSFETと称す。）か
ら成る半導体集積回路（IC）を対象とする。

最近、ボンデイング技術及び組立技術の自動化
によるデバイスのコスト低減の面で極めて有効な
テープキヤリア方式による実装が考えられてい
る。この種の実装については、例えば
Electronics、February 1971、第44頁乃至48頁
「ICs on film strip lend themselves
toautomatic handling by manufacturer and
user、too」の中で紹介されている。

ところで、テープキヤリア方式によるMISICの
実装では、半導体基板裏面に外部リード（リード
フレーム）を取付けないため半導体基板が電気的
に浮いた状態となる。そのため、基板電位が不安
定となり、動作マージンを極めて悪くし、性能の
低下はやむを得ないものとなる。そこで、テープ
キヤリア方式の場合では、基板の表面から直接基
板コンタクト電極を取出すことが必要となる。

ところで、MOSICにおいてアクテイブ領域
（ソース・ドレイン領域）形成側の表面から基板
コンタクトを取出すには厚いフイールド酸化膜を
ホトエツチングして基板を露出し、そこにアルミ
ニウムを蒸着して電極としなければならない。こ
の電極取出しの具体的な方法として、第１図ａ〜
第１図ｄに示すような工程に従つて行なう方法が
本願発明者等によつて考えられた。

すなわち、 (a) ｐ型半導体基板１表面に厚いフイールド酸化
膜２を形成し、その一部をエツチングにより欠
除させ、ゲート絶縁膜形成（図示せず）、ポリ
シリコン層３形成、そしてソース・ドレイン層
を形成した後、全面にPSG（Phosphorus
Silicate Glass）膜４を形成する。このPSG膜
は不純物を含まないSiO₂膜が露出していると
Na等のイオンによる半導体表面の汚染に対し
防御できないため、リンを含んだガラスを存在
させるものである。（第１図ａ参照）。

(b) コンタクト用ホトレジスト６を用いてフイー
ルド酸化膜の一部、ｎ＋拡散層及びポリシリコ
ン層を露出する（第１図ｂ参照）。

(c) 基板コンタクトホトレジスト７を用いて残つ
たフイールド酸化膜をエツチングし基板を露出
する（第１図ｃ参照）。

(d) この後、ホトレジスタ７を取り除いてアルミ
ニウムを蒸着し、基板及びポリシリコン層にそ
れぞれ接続する電極乃至配線８を形成する（第
１図ｄ参照）。

しかしながら、このような従来技術によれば次
のような欠点が生じることがわかつてきた。

(1) フイールド酸化膜は通常1.0〜1.4μと厚く、
これをエツチングして基板コンタクト部とする
ために、エツチングに長時間（約10分間）を要
する。

(2) 上記エツチングのためのホトレジストは一重
であるため、その接着強度がもたずダレを起こ
して寸法不良となるから二段のダレエツチング
が必要となる。

(3) ホトマスクは自部過多であるため微少塵埃等
によりPSGにピンホール９（第１図ｃ参照）を
生じやすく、ここにアルミニウムが入つて基板
電位にシヨートすることが多い。このようなピ
ンホールが原因して、例えば５mm口メモリーの
場合歩留りが40％から25％と約15％低下するこ
とになつた。

本願発明者は上記した点にかんがみ、ゲート部
に用いるポリシリコンを利用することに着目し
た。

したがつて本発明の目的は基板コンタクトを半
導体基板表面から取出すにあたつて、長時間のエ
ツチングを避けること、それによるダレやピンホ
ールを防止し、精度不良、歩留りの低下をなくす
ことである。

上記目的を達成するために、本発明の半導体装
置の製造法によれば、次の工程より成ることを特
徴とする。

(a) MISFETが形成されるべきアクテイブ領域
と、基板コンタクト用電極が形成されるべきコ
ンタクト領域とを除く半導体基板主表面に、フ
イールド絶縁膜を形成する工程、 (b) 上記半導体基板主表面のアクテイブ領域およ
びコンタクト領域においてフイールド絶縁膜よ
り薄いゲート用絶縁膜を介してゲート電極用半
導体層を形成するとともに、上記フイールド絶
縁膜上に配線用導体層を形成する工程、 (c) 上記導体層に対して異なるエツチング速度で
エツチングされる第２の絶縁膜で、少なくとも
上記コンタクト領域に形成された導体層の一部
が露出するように、上記半導体基板主表面を覆
う工程、 (d) 上記第２の絶縁膜から露出された上記コンタ
クト領域の導体層およびその下側のゲート用絶
縁膜をエツチング除去することによつて、半導
体基板表面を露出させる工程、 (e) コンタクト領域において露出した上記半導体
基板表面に基板コンタクト用電極を接続する工
程。

以下実施例にそつて本発明を具体的に説明す
る。

第２図ａ〜第２図ｇは本発明をｎチヤネル
MOSICに適用した場合の実施例を製造工程で示
したものである。

(a) ｐ型シリコン半導体基板（ウエハ）１１を用
意し表面酸化によりフイールド酸化シリコン
（SiO₂）膜１２を約1.0〜1.4μの厚さに形成した
後、選択的に形成したホトレジスト膜（図示せ
ず）をマスクとしてエツチング処理を行ない、
基板コンタクト領域とアクテイブ領域とす
るべき部分の半導体基板を露出する（第２図ａ
参照）。

(b) 次に熱酸化によるゲート酸化膜１３を約1250
Åの厚さに形成し、その上にポリ（多結晶）シ
リコン層１４を約0.30〜0.60μの厚さに形成す
る（第２図ｂ参照）。

(c) 上記ポリシリコン層１４をフツ酸、硝酸、氷
酢酸から成る混合エツチング液により選択的に
除去してゲート電極用ポリシリコン層１４ａ、
配線用ポリシリコン層１４ｂ，１４ｃ及び基板
コンタクト領域の接合保護用ポリシリコン層１
４ｄを残す。上記ポリシリコン層１４ａ，１４
ｄをマスクとしてゲート酸化膜をセルフアライ
ン・エツチングし基板の一部を露出する（第２
図ｃ参照）。

(d) 露出した基板及びポリシリコン層にリン拡散
を行なつて、ソース、ドレイン、ゲート、ポリ
シリコン配線層を形成する。その後、全面にリ
ン不純物濃度が3.5モル％以上のリンシリケー
トガラス層１５を9000Å程度CVD（chemical
Vapor Deposition）法により形成する。つい
で、1000℃又はそれ以上の加熱処理温度をもつ
て数分〜数十分高温処理を行なつて上記シリケ
ートガラス層のデンシフアイを行なう（第２図
ｄ参照）。

(e) コンタクト用ホトレジスト１７を選択的に形
成し、このホトレジスト１７をマスクとしてア
クテイブ領域のソース、ドレイン領域、コンタ
クト部１８ａ，１８ｂ及びフイールド部のポリ
シリコン配線のコンタクト部上のリンシリケー
トガラス（PSG）膜をフツ酸およびフツ化アン
モンから成る混合エツチング液により選択的に
除去する（第２図ｅ参照）。

(f) 前記コンタクト用ホトレジスト１７をいつた
ん除去し、新らたな基板コンタクト用ホトレジ
スト１９を選択的に形成する。このホトレジス
ト１９をマスクとして基板コンタクト領域に
おけるポリシリコン層１４ｄをフツ酸、硝酸、
氷酢酸から成る混合エツチング液で選択的に除
去する。さらに、上記ポリシリコン層１４ｄ下
のゲート絶縁膜１３をフツ酸およびフツ化アン
モンから成る混合エツチング液で選択的に除去
し、基板コンタクト部を露出させる。ポリシリ
コン層１４ｄのエツチング処理の際、ホトレジ
スト１９のピンホール２２が存在していてもポ
リシリコンのエツチング液ではPSG膜はエツチ
されない。ポリシリコン層下の薄いゲート酸化
膜のエツチングの際に若干薄いゲート酸化膜の
厚さぶんだけエツチされるだけである（第２図
ｆ参照）。

(g) この後、ホトレジスト１９を取り除いてアル
ミニウム２１を蒸着し、配線パターンホトマス
クによるホトレジスト処理を行なつて、アクテ
イブ領域のソース、ドレイン、ゲート用ポリシ
リコン層及びフイールド部上の配線用ポリシリ
コンにそれぞれオーミツク接続するアルミニウ
ム電極Ｓ，Ｄ，Ｇ，Ｌを形成すると同時に基板
コンタクト部に接続する配線G₂を形成する
（第２図ｇ参照）。

このようにして製造されたMISFETを含むIC
において、基板コンタクト部２０周辺のリン拡散
層１８ｃ，１８ｄはPSGでpn接合部が覆われた
状態となり電極形成工程などの汚染侵入の機会に
対して防御し得る構造となつている。

以上実施例１で述べた構成によれば下記の理由
で本発明の目的が達成できる。

(1) 基板コンタクト部は、MOSFETを形成すべ
くゲート領域と同様に処理されることにより、
工程(f)の基板コンタクトエツチングの際にポリ
シリコン層と薄いゲート酸化膜をエツチングす
るだけでよく、ポリシリコン、PSG、シリコン
酸化膜の選択エツチング性を利用し、従来のよ
うに厚いフイールド酸化膜をエツチングするた
めの長時間のエツチングは不要となり、エツチ
ング時間を1/10程度に短縮できる。したがつ
て、基板コンタクト用ホトエツチングマスクは
十分に耐えることができ、強力エツチングによ
るピンホール等も生じることは少なく、接着強
度劣化による寸法精度不良等を防止できる。

(2) 基板コンタクト部の周辺はリン不純物を含ん
だシリケートガラス層により覆われているた
め、リン不純物を含まないフイールド酸化膜内
に外部からのナトリウムイオン等の侵入を防御
し得る構造を有する。

(3) 基板コンタクト領域はアクテイブ領域の
形成と平行して処理されるから、通常のプロセ
スに対して基板コンタクトホトエツチング工程
を加えるのみで特に工程数が増大することなく
基体バイアス用電極を基板の表面に設けること
ができる。

したがつて本発明にかかるMISICはテープキヤ
リア方式による実装を行なつても基体は電位的に
浮いた状態にならず接地または所定のバイアスを
印加することができ動作マージンが劣化すること
はない。それに伴ない高性能でかつ高信頼度の
MISICがテープキヤリア方式による実装をもつて
極めて低コストに得られる。

本発明は前記実施例に限定されず、それ以外に
種々の実施形態を有するものである。

(1) 前記実施例の工程(a)、(b)でフイールド酸化膜
１２を形成した後、第３図ｂに示すように基板
コンタクト領域表面にゲート酸化膜１３を形
成してその一部をホトエツチングにより除去し
ておく。この後、第３図ｂに示すように基板と
直接にコンタクトするポリシリコン層１４を形
成する。これにより、基板コンタクトを露出さ
せる工程(f)においてコンタクト穴２０と１４ｄ
とのマスク合わせがズレを生じて２０の加工の
際、ポリシリコンをエツチングする場合にズレ
によつて露出する基板拡散層１８ｃの一部がえ
ぐられるという事故を防止することができる。

(2) 前記実施例の工程(e)でコンタクトホトエツチ
ングの後、コンタクト用ホトレジスト１７を除
去することなく、第４図に示すようにその上に
基板コンタクト用ホトレジスト１９を塗布して
ホトエツチングを行う。この方法によればレジ
ストが二重になるためピンホール防止に有効で
ある。ただし、グラスフロー工程をコンタクト
ホトエツチングの後で行なう素子についてはこ
の方法を用いることはできない。

(3) 前記実施例でコンタクトホトエツチングを行
う工程(e)で、第５図ａに示すようにコンタクト
用ホトレジスト１７を前記実施例の工程(f)で用
いた基板コンタクト用ホトレジスト１９の大き
さに替えて、PSG膜１５、ポリシリコン層１４
をエツチングし、その後でゲート酸化膜１３を
セルフアラインによりエツチングして基板コン
タクト部を露出させる。この後、第５図ｂのよ
うにアルミニウム電極２１を形成する。この方
法によれば不純物を含まない酸化膜の露出部分
を小さくできる。

(4) 前記実施例の基板コンタクトホトエツチング
を行なう工程(f)で第６図に示すようにポリシリ
コン層１４とその外側のリン拡散層に及ぶ部分
を除去してもよい。

(5) ゲート酸化膜をホトエツチングする場合、ポ
リシリコン層をフイールド酸化膜エツチングパ
ターンの外側にとることも可能である。

この発明の適用できる範囲は下記の通りであ
る。

(1) 実施例ではｐ型半導体基板を用いたｎチヤネ
ルMISICにより説明したが、ｐチヤネルMISIC
にも適用できる。

(2) プロセスはプラナー技術でもLOCOS技術で
も同様に適用できる。

(3) MISFETのゲート部としてポリシリコンゲ
ートでなくモリブデンゲートであつてもよい。

(4) ポリシリコン用ホトレジスト、コンタクト用
ホトレジストあるいは基板コンタクト用ホトレ
ジストの窓開寸法及び形状は限定されない。

(5) セルフアライン技術によりゲートを形成する
MOSIC、MISICのすべてに適用できる。

【図面の簡単な説明】

第１図ａ，ｂ，ｃ，ｄは従来方法の一例のプロ
セスを示すデバイス断面図である。第２図ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇは本発明方法の一実施例
プロセスを示すデバイスの断面図、第３図ａ，
ｂ、第４図、第５図ａ，ｂ及び第６図は本発明の
他の実施例の一部プロセスをそれぞれ示すデバイ
スの断面図である。 １……ｐ型半導体基板、２……フイールド酸化
膜、３……ポリシリコン層、４……PSG膜、５…
…ｎ＋拡散層、６……コンタクト用ホトレジス
ト、７……基板コンタクト用ホトレジスト、８…
…アルミニウム電極、９，２２……ピンホール、
……基板コンタクト領域、……アクテイブ領
域、１１……ｐ型半導体基板、１２……フイール
ド酸化膜、１３……ゲート酸化膜、１４……ポリ
シリコン層、１５……PSG層、１６……ｎ＋型リ
ン拡散層、１７……コンタクトホトレジスト（マ
スク）、１８ａ，１８ｂ……ソース・ドレイン領
域コンタクト部、１８ｃ，１８ｄ……リン拡散層
コンタクト部、１９……基板コンタクトホトレジ
スト（マスク）、２０……基板コンタクト部、２
１……アルミニウム電極、Ｓ……ソース電極、Ｄ
……ドレイン電極、G₁……ゲート電極、Ｌ……
配線、G₂……基板コンタクト電極。

Claims (1)

1. 【特許請求の範囲】 １ 次の工程よりなる半導体装置の製造法。 (a) MISFETが形成されるべきアクテイブ領域
   と、基板コンタクト用電極が形成されるべきコ
   ンタクト領域とを除く半導体基板主表面に、フ
   イールド絶縁膜を形成する工程、 (b) 上記半導体基板主表面のアクテイブ領域およ
   びコンタクト領域においてフイールド絶縁膜よ
   り薄いゲート用絶縁膜を介してゲート電極用導
   体層を形成するとともに、上記フイールド絶縁
   膜上に配線用導体層を形成する工程、 (c) 上記導体層に対して異なるエツチング速度で
   エツチングされる第２の絶縁膜で、少なくとも
   上記コンタクト領域に形成された導体層の一部
   が露出するように、上記半導体基板主表面を覆
   う工程、 (d) 上記第２の絶縁膜から露出された上記コンタ
   クト領域の導体層およびその下側のゲート用絶
   縁膜をエツチング除去することによつて、半導
   体基板表面を露出させる工程、 (e) コンタクト領域において露出した上記半導体
   基板表面に基板コンタクト用電極を接続する工
   程。