JPH0210730A - 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 - Google Patents
集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造Info
- Publication number
- JPH0210730A JPH0210730A JP1074148A JP7414889A JPH0210730A JP H0210730 A JPH0210730 A JP H0210730A JP 1074148 A JP1074148 A JP 1074148A JP 7414889 A JP7414889 A JP 7414889A JP H0210730 A JPH0210730 A JP H0210730A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- layer
- thermally grown
- region
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000005669 field effect Effects 0.000 title claims abstract description 27
- 238000002955 isolation Methods 0.000 title claims description 9
- 238000010276 construction Methods 0.000 title 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 92
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 92
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 241000293849 Cordylanthus Species 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 13
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims abstract 2
- 230000003647 oxidation Effects 0.000 claims description 28
- 238000007254 oxidation reaction Methods 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000005855 radiation Effects 0.000 abstract description 15
- 230000008569 process Effects 0.000 abstract description 5
- 230000008021 deposition Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は一般に電界効果トランジスタ(FET)デバイ
スにおける比較的平坦なフィールド・アイソレーション
構造体及びその形成方法に関し、特に、絶縁部材の厚い
層で被覆さ、れた熱的に形成したシリコン酸化物の薄い
層を倫え、高い放射線耐性を得るようにした電界効果ト
ランジスタのバーズビーク(すなわち鳥のくちばし形)
領域における絶縁構造に関する。
スにおける比較的平坦なフィールド・アイソレーション
構造体及びその形成方法に関し、特に、絶縁部材の厚い
層で被覆さ、れた熱的に形成したシリコン酸化物の薄い
層を倫え、高い放射線耐性を得るようにした電界効果ト
ランジスタのバーズビーク(すなわち鳥のくちばし形)
領域における絶縁構造に関する。
[従来の技術及びその課題]
集積回路チップ上に電界効果トランジスタを作るとき、
一般に例えばn型シリコンのようなドープされた半導体
本体からなる活性(アクティブ)領域を設ける必要があ
る。このドーピング処理はシリコン基板全体に亘って均
一に行うことができる。他の場合、例えばCMOS (
相補型金属−酸化物一半導体)デバイスの製造時には、
p型ウェル領域を使用することも好ましい。半導体基板
中の活性領域には、集積回路チップ上に形成された種々
のデバイスを相互に絶縁する手段を設けなければならな
い。この絶縁機能は基板上に形成されたシリコン酸化物
の領域によって得られる。この酸化物はフィールド酸化
物と呼ばれている。
一般に例えばn型シリコンのようなドープされた半導体
本体からなる活性(アクティブ)領域を設ける必要があ
る。このドーピング処理はシリコン基板全体に亘って均
一に行うことができる。他の場合、例えばCMOS (
相補型金属−酸化物一半導体)デバイスの製造時には、
p型ウェル領域を使用することも好ましい。半導体基板
中の活性領域には、集積回路チップ上に形成された種々
のデバイスを相互に絶縁する手段を設けなければならな
い。この絶縁機能は基板上に形成されたシリコン酸化物
の領域によって得られる。この酸化物はフィールド酸化
物と呼ばれている。
デバイス寸法が縮小するにつれて、各処理工程で欠陥の
形成や汚染の可能性が伴うので、集積回路の製造に使用
される処理工程の数を増やさないという要望や必要性が
主張され続けてきた。更に、特にマスク工程においては
、線幅が1ミクロン以下のとき特に重大となる整合や位
置合せに関する問題を回避するため、マスク操作の数を
できるだけ少なくすることが好ましい。従って、集積回
路の製造プロセスはこれらの制限条件を念頭に置いて設
計する必要がある。
形成や汚染の可能性が伴うので、集積回路の製造に使用
される処理工程の数を増やさないという要望や必要性が
主張され続けてきた。更に、特にマスク工程においては
、線幅が1ミクロン以下のとき特に重大となる整合や位
置合せに関する問題を回避するため、マスク操作の数を
できるだけ少なくすることが好ましい。従って、集積回
路の製造プロセスはこれらの制限条件を念頭に置いて設
計する必要がある。
フィールド酸化物領域の形成時には、ドープされたシリ
コンよりなる活性領域とこの活性領域を取り囲む比較的
厚いフィールド酸化物との間に遷移領域が存在する。こ
の領域は、特に基板表面に垂直な切断面を見たときのそ
の形状からバーズビーク(鳥のくちばし形)領域と呼ば
れている。本発明で特に対象とするのはこのバーズビー
ク領域に関する問題である。更に具体的にいうと、放射
線がバーズビーク領域に入射したときに好ましくない電
気的作用が生じるということである。この問題はデバイ
ス寸法が縮小するにつれて重大化する。特にこの問題は
、一般にチップ上に高密度で作られたメモリ回路で重大
であり、この回路は迷走放射線によって、また例えば地
球軌道衛星の環境で見い出されるようなバックグラウン
ド放射線によってさえも有害な影響を受ける。従って、
超大規模集積回路チップのデバイスで使用される電界効
果トランジスタのバーズビーク領域において放射耐性の
高い構造を得ることが極めて望ましいということがわか
る。放射線耐性の高い構造及びその製造方法を提供する
と同時に、必要とされる処理工程の数、特にマスク工程
の数を不利に増大させることなくデバイスの平坦性を維
持するようにできることもまた望ましい。
コンよりなる活性領域とこの活性領域を取り囲む比較的
厚いフィールド酸化物との間に遷移領域が存在する。こ
の領域は、特に基板表面に垂直な切断面を見たときのそ
の形状からバーズビーク(鳥のくちばし形)領域と呼ば
れている。本発明で特に対象とするのはこのバーズビー
ク領域に関する問題である。更に具体的にいうと、放射
線がバーズビーク領域に入射したときに好ましくない電
気的作用が生じるということである。この問題はデバイ
ス寸法が縮小するにつれて重大化する。特にこの問題は
、一般にチップ上に高密度で作られたメモリ回路で重大
であり、この回路は迷走放射線によって、また例えば地
球軌道衛星の環境で見い出されるようなバックグラウン
ド放射線によってさえも有害な影響を受ける。従って、
超大規模集積回路チップのデバイスで使用される電界効
果トランジスタのバーズビーク領域において放射耐性の
高い構造を得ることが極めて望ましいということがわか
る。放射線耐性の高い構造及びその製造方法を提供する
と同時に、必要とされる処理工程の数、特にマスク工程
の数を不利に増大させることなくデバイスの平坦性を維
持するようにできることもまた望ましい。
[課題を解決するための手段及び作用]本発明の一態様
によれば、集積回路チップ上の電界効果トランジスタに
おけるフィールド酸化物領域の形成方法が提供される。
によれば、集積回路チップ上の電界効果トランジスタに
おけるフィールド酸化物領域の形成方法が提供される。
この方法では、酸化バリアを実質的に平坦な表面を有す
るシリコン基板に堆積する。前記酸化バリアは実効的に
その直下に活性領域を定めるように作用する。次に、前
記シリコン基板に熱酸化を施す。この処理では基板の体
積が増加して前記酸化バリアの周囲に比較的厚いシリコ
ン酸化物領域が形成される。この熱的に形成したシリコ
ン酸化物は少なくとも前記平坦な表面の下方に延在する
。またこの酸化方法では、前記バリアの縁の近傍で、前
記シリコン基板と前記シリコン酸化物との間の境界部が
傾斜する。次に、前記酸化バリアを除去した後、前記熱
的に形成したシリコン酸化物を前記シリコン基板の表面
より下方の位置まで部分的にエツチングして、前記バリ
アの直下にあったシリコンと前記傾斜した境界部の一部
を構成するシリコンとを含む基板部分を露出させる。次
いで、熱酸化を施すこことによって、前記露出した基板
部分を被覆すると共に、残存する前記熱的に形成したシ
リコン酸化物をもある程度被覆する薄いシリコン酸化物
層を形成する。次いで、シリコン酸化物の堆積層を基板
全面に亘って設ける。最後に、マスキング及びエツチン
グを行うことによって、前記活性領域を被覆する前記堆
積シリコン酸化物と前記熱成長シリコン酸化物とを除去
する。この方法から得られる重要な点は、電界効果トラ
ンジスタ用の実質的に平坦なフィールド・アイソレーシ
ョン構造が形成され、デバイスの所謂バーズビーク領域
が前記熱成長シリコン酸化物の比較的薄い層と、この薄
い層を被覆する比較的厚い堆積シリコン酸化物層とより
なることである。バーズビーク領域に前記堆積シリコン
酸化物と前記熱成長シリコン酸化物とが存在することに
より、本発明の高い放射線耐性が得られる。
るシリコン基板に堆積する。前記酸化バリアは実効的に
その直下に活性領域を定めるように作用する。次に、前
記シリコン基板に熱酸化を施す。この処理では基板の体
積が増加して前記酸化バリアの周囲に比較的厚いシリコ
ン酸化物領域が形成される。この熱的に形成したシリコ
ン酸化物は少なくとも前記平坦な表面の下方に延在する
。またこの酸化方法では、前記バリアの縁の近傍で、前
記シリコン基板と前記シリコン酸化物との間の境界部が
傾斜する。次に、前記酸化バリアを除去した後、前記熱
的に形成したシリコン酸化物を前記シリコン基板の表面
より下方の位置まで部分的にエツチングして、前記バリ
アの直下にあったシリコンと前記傾斜した境界部の一部
を構成するシリコンとを含む基板部分を露出させる。次
いで、熱酸化を施すこことによって、前記露出した基板
部分を被覆すると共に、残存する前記熱的に形成したシ
リコン酸化物をもある程度被覆する薄いシリコン酸化物
層を形成する。次いで、シリコン酸化物の堆積層を基板
全面に亘って設ける。最後に、マスキング及びエツチン
グを行うことによって、前記活性領域を被覆する前記堆
積シリコン酸化物と前記熱成長シリコン酸化物とを除去
する。この方法から得られる重要な点は、電界効果トラ
ンジスタ用の実質的に平坦なフィールド・アイソレーシ
ョン構造が形成され、デバイスの所謂バーズビーク領域
が前記熱成長シリコン酸化物の比較的薄い層と、この薄
い層を被覆する比較的厚い堆積シリコン酸化物層とより
なることである。バーズビーク領域に前記堆積シリコン
酸化物と前記熱成長シリコン酸化物とが存在することに
より、本発明の高い放射線耐性が得られる。
本発明の別の態様によれば、電界効果トランジスタ用の
フィールド・アイソレーション構造は、中央部から遠ざ
かるにつれて下方に傾斜する側壁部を有する(比較的)
台状の、実質的に平坦な中央領域を有するドープされた
シリコン領域を含む。
フィールド・アイソレーション構造は、中央部から遠ざ
かるにつれて下方に傾斜する側壁部を有する(比較的)
台状の、実質的に平坦な中央領域を有するドープされた
シリコン領域を含む。
熱成長シリコン酸化物の厚い層が前記中央領域の周囲に
配置され、しかも前記シリコン領域の前記傾斜した側壁
部の少なくとも一部分に沿ってテーパーが付けられてい
て、この部分では厚さが薄くされている。堆積シリコン
酸化物層が特に前記傾斜した側壁部に沿って前記熱成長
シリコン酸化物を被覆している。(以下において更に具
体的に定義するような)バーズビーク領域に2重酸化物
層構造が存在することが特に好ましい。上述の構造は実
質的に平坦であり、しかも放射線耐性を有している、す
なわち得られる電界効果トランシタ構造が電離性放射線
の影響を受けにくい。
配置され、しかも前記シリコン領域の前記傾斜した側壁
部の少なくとも一部分に沿ってテーパーが付けられてい
て、この部分では厚さが薄くされている。堆積シリコン
酸化物層が特に前記傾斜した側壁部に沿って前記熱成長
シリコン酸化物を被覆している。(以下において更に具
体的に定義するような)バーズビーク領域に2重酸化物
層構造が存在することが特に好ましい。上述の構造は実
質的に平坦であり、しかも放射線耐性を有している、す
なわち得られる電界効果トランシタ構造が電離性放射線
の影響を受けにくい。
従って、本発明の目的は放射線耐性を高めるような電界
効果トランジスタ用のフィールド・アイソレーション構
造を提供することにある。
効果トランジスタ用のフィールド・アイソレーション構
造を提供することにある。
本発明の目的はまた高い放射線耐性を有するだけでなく
、多層回路や相互接続金属層の形成にとって特に好まし
い実質的に平坦な構造を有する電界効果トランジスタ・
デバイスを提供することにある。
、多層回路や相互接続金属層の形成にとって特に好まし
い実質的に平坦な構造を有する電界効果トランジスタ・
デバイスを提供することにある。
本発明の目的は更に実質的に平坦で高い放射線耐性を有
する電界効果トランジスタ・デバイスの製造方法を提供
することにある。
する電界効果トランジスタ・デバイスの製造方法を提供
することにある。
また本発明の目的は通常使用されている処理方法からそ
れ程掛は離れていない電界効果トランジスタの製造方法
を提供することにある。
れ程掛は離れていない電界効果トランジスタの製造方法
を提供することにある。
本発明の更に別の目的は可能な限りマスク工程の数を少
なくする電界効果トランジスタ・デバイスの製造方法を
提供することにある。
なくする電界効果トランジスタ・デバイスの製造方法を
提供することにある。
更に本発明の目的は厳密なマスク工程または極めて数多
くのユニット処理工程を要することのない、簡単で信頼
性のよいトランジスタの製造方法を提供することにある
。
くのユニット処理工程を要することのない、簡単で信頼
性のよいトランジスタの製造方法を提供することにある
。
更にまた本発明の目的は約1ミクロン以下の寸法部分を
有するデバイスを組み込んだ超大規模集積回路チップ用
の電界効果トランジスタ・デバイスの製造方法を提供す
ることにある。
有するデバイスを組み込んだ超大規模集積回路チップ用
の電界効果トランジスタ・デバイスの製造方法を提供す
ることにある。
またさらに本発明の目的は電界効果トランジスタ・デバ
イスのバーズビーク領域に堆積シリコン酸化物層と熱成
長シリコン酸化物層とを形成する方法を提供することに
ある。
イスのバーズビーク領域に堆積シリコン酸化物層と熱成
長シリコン酸化物層とを形成する方法を提供することに
ある。
[好適実施態様の説明]
第1図は本発明の好ましい実施例による最初の処理工程
を例示するものである。特に、第1図は酸化バリアを堆
積したシリコン基板10を示している。この酸化バリア
は通常の方法で堆積してパターン形成される。また酸化
バリアは電界効果トランジスタ・デバイスの活性領域と
なる部分を画成する。基板10は実質的に平坦な表面を
しており、実際に、特定導電型の不純物がドープされた
シリコン部材で構成されることに注意されたい。
を例示するものである。特に、第1図は酸化バリアを堆
積したシリコン基板10を示している。この酸化バリア
は通常の方法で堆積してパターン形成される。また酸化
バリアは電界効果トランジスタ・デバイスの活性領域と
なる部分を画成する。基板10は実質的に平坦な表面を
しており、実際に、特定導電型の不純物がドープされた
シリコン部材で構成されることに注意されたい。
酸化バリアは図示のように同一の拡がりを有するシリコ
ン酸化物層11と窒化シリコン層12で構成するのが好
ましい。例えば本発明の一実施例では、基板10はN/
N+型のエピタキシャル・ウェハで構成される。典型的
には、薄い応力除去酸化物層11を成長させた後に、低
圧化学蒸着法によって窒化シリコン層12を形成する。
ン酸化物層11と窒化シリコン層12で構成するのが好
ましい。例えば本発明の一実施例では、基板10はN/
N+型のエピタキシャル・ウェハで構成される。典型的
には、薄い応力除去酸化物層11を成長させた後に、低
圧化学蒸着法によって窒化シリコン層12を形成する。
次にフィールド酸化物領域を選択的に画成するために堆
積窒化シリコン層をフォトレジストでマスクし、その後
露出している窒化シリコン層をエツチングして活性領域
を画成する。こうして得られた構造は第1図の断面図の
ようになる。
積窒化シリコン層をフォトレジストでマスクし、その後
露出している窒化シリコン層をエツチングして活性領域
を画成する。こうして得られた構造は第1図の断面図の
ようになる。
窒化シリコンをパターン形成して活性領域を画成した後
、フォトレジスト材を除去して、厚さが約1ミクロンの
フィールド酸化物層を熱成長させる。この結果、第2図
に示すようなシリコン酸化物領域14が形成される。シ
リコン基板を酸化する際、体積増加したシリコン酸化物
が生じることに留意されたい。この結果、酸化バリアの
縁から離れた位置では比較的厚いシリコン酸化物領域が
形成され、酸化バリアの縁の下では小さな範囲でテーパ
ーの付いたシリコン酸化物領域が形成される。このため
、第2図にてバーズビーク領域として示した領域では、
シリコン基板10とシリコン酸化物14との間に傾斜し
た境界部が形成される。
、フォトレジスト材を除去して、厚さが約1ミクロンの
フィールド酸化物層を熱成長させる。この結果、第2図
に示すようなシリコン酸化物領域14が形成される。シ
リコン基板を酸化する際、体積増加したシリコン酸化物
が生じることに留意されたい。この結果、酸化バリアの
縁から離れた位置では比較的厚いシリコン酸化物領域が
形成され、酸化バリアの縁の下では小さな範囲でテーパ
ーの付いたシリコン酸化物領域が形成される。このため
、第2図にてバーズビーク領域として示した領域では、
シリコン基板10とシリコン酸化物14との間に傾斜し
た境界部が形成される。
シリコン酸化物領域14の形成は約800℃ないし約1
.000℃の温度範囲にてスチームと酸素の雰囲気中で
行うことが好ましい。
.000℃の温度範囲にてスチームと酸素の雰囲気中で
行うことが好ましい。
次に、典型的には薄い応力除去シリコン酸化物11とそ
の上の窒化シリコン12とからなる酸化バリアを湿式エ
ツチングによって除去し、またフィールド酸化物14を
エッチバックして平坦性を向上させると共に、バーズビ
ーク領域のシリコン基板表面を露出させる(第3図)。
の上の窒化シリコン12とからなる酸化バリアを湿式エ
ツチングによって除去し、またフィールド酸化物14を
エッチバックして平坦性を向上させると共に、バーズビ
ーク領域のシリコン基板表面を露出させる(第3図)。
シリコン酸化物14を部分的にエツチングすることによ
り、デバイスの活性領域の周囲に熱成長シリコン酸化物
部分14aが残る。この部分的エツチングは、第2図の
シリコン酸化物14とシリコン基板10との間の傾斜し
た境界部の少なくとも一部分を露出させるようにしてい
る点に注意すべきである。このように露出させた傾斜部
分の処理が本発明を実施しかつ理解する上で最も重要で
ある。一般に、窒化シリコンは温度が約180℃のリン
酸溶液を使用してエツチングされる。更に、シリコン酸
化物のエツチングには既知の方法に従って、フッ化水素
酸(HF)を含む溶液が一般に用いられる。
り、デバイスの活性領域の周囲に熱成長シリコン酸化物
部分14aが残る。この部分的エツチングは、第2図の
シリコン酸化物14とシリコン基板10との間の傾斜し
た境界部の少なくとも一部分を露出させるようにしてい
る点に注意すべきである。このように露出させた傾斜部
分の処理が本発明を実施しかつ理解する上で最も重要で
ある。一般に、窒化シリコンは温度が約180℃のリン
酸溶液を使用してエツチングされる。更に、シリコン酸
化物のエツチングには既知の方法に従って、フッ化水素
酸(HF)を含む溶液が一般に用いられる。
典型的な例では、シリコン酸化物を除去するための有効
な溶液は約5重量%の濃度のHFを含んでいる。
な溶液は約5重量%の濃度のHFを含んでいる。
次に、薄い熱成長シリコン酸化物層14cを形成するこ
とにより、第4図に示すように、第3図の部分14aと
一体になった部分14bを含めて連続したシリコン酸化
物構造を形成する。この層の厚さは約1,000オング
ストロームであることが好ましい。しかしながら、一般
に、厚さを100オングストロームないし2,000オ
ングストロームの範囲にとることができる。所望厚さに
応じて露出所要時間は短縮されるものの、この層は第2
図に示したシリコン酸化物14と同様にして形成される
。熱成長シリコン酸化物から成るこの薄い層は、特に活
性領域にてバーズビークの傾斜した側壁部を被覆してい
ることがわかる。次いで、堆積によるシリコン酸化物の
厚い層16が形成される。この層は厚さが約2,000
オングストロームであることが好ましい。また一般に、
この比較的厚い堆積酸化物層は、活性領域上の熱成長シ
リコン酸化物層14cの約2倍の厚さであることが好ま
しい。酸化物層16は化学蒸着法によって堆積される。
とにより、第4図に示すように、第3図の部分14aと
一体になった部分14bを含めて連続したシリコン酸化
物構造を形成する。この層の厚さは約1,000オング
ストロームであることが好ましい。しかしながら、一般
に、厚さを100オングストロームないし2,000オ
ングストロームの範囲にとることができる。所望厚さに
応じて露出所要時間は短縮されるものの、この層は第2
図に示したシリコン酸化物14と同様にして形成される
。熱成長シリコン酸化物から成るこの薄い層は、特に活
性領域にてバーズビークの傾斜した側壁部を被覆してい
ることがわかる。次いで、堆積によるシリコン酸化物の
厚い層16が形成される。この層は厚さが約2,000
オングストロームであることが好ましい。また一般に、
この比較的厚い堆積酸化物層は、活性領域上の熱成長シ
リコン酸化物層14cの約2倍の厚さであることが好ま
しい。酸化物層16は化学蒸着法によって堆積される。
堆積酸化物層16を稠密化して、バーズビークでの薄い
側壁酸化物と活性領域との全面を被覆する酸化物シール
材として機能するようになすこともまた好ましい。
側壁酸化物と活性領域との全面を被覆する酸化物シール
材として機能するようになすこともまた好ましい。
次に厚い堆積酸化物層16と薄い熱成長酸化層14cと
を活性領域から除去する。この酸化物シール材のパター
ニングは、公称値よりわずかに寸法が小さい暗視野型の
活性領域用マスクを用いて行う。活性領域を被覆してい
る2つの酸化物層を反応性イオンエツチングで除去する
場合、シリコン基板表面に達する前にエツチングを中止
して、活性領域のシリコンが反応性イオンエツチングに
よる損傷を受けないようにすることが好ましい。
を活性領域から除去する。この酸化物シール材のパター
ニングは、公称値よりわずかに寸法が小さい暗視野型の
活性領域用マスクを用いて行う。活性領域を被覆してい
る2つの酸化物層を反応性イオンエツチングで除去する
場合、シリコン基板表面に達する前にエツチングを中止
して、活性領域のシリコンが反応性イオンエツチングに
よる損傷を受けないようにすることが好ましい。
残存する熱成長酸化物(典型的には厚さが約500オン
グストローム)に最終的な湿式エツチングを施して、活
性領域のシリコンを露出させる。この処理によって活性
領域の周縁には所望のとおりにテーパーの付いたシール
部材の縁部が形成される。こうして得られた構造を第6
図に示す。この構造は特に、熱成長フィールド酸化物の
薄い層と堆積フィールド酸化物の厚い層とがバーズビー
ク領域に含まれている点に特徴がある。この構造は放射
線条件に対するデバイス感度を低下させる。
グストローム)に最終的な湿式エツチングを施して、活
性領域のシリコンを露出させる。この処理によって活性
領域の周縁には所望のとおりにテーパーの付いたシール
部材の縁部が形成される。こうして得られた構造を第6
図に示す。この構造は特に、熱成長フィールド酸化物の
薄い層と堆積フィールド酸化物の厚い層とがバーズビー
ク領域に含まれている点に特徴がある。この構造は放射
線条件に対するデバイス感度を低下させる。
第6図に示すこの特定の構造では、熱成長酸化物にテー
パーが付けられて、バーズビーク領域で薄い層になって
いる点にも注意すべきである。更に、バーズビーク領域
での両絶縁層は何れもシリコン酸化物から成っていると
して説明したが、実際に2層が存在することは、堆積シ
リコン酸化物のエツチング速度の方が熱成長シリコン酸
化物のエツチング速度よりも高いことから証明される点
にも注意されたい。本発明の方法はまた2層構造の酸化
物をエツチングするときのマスク位置合せエラーによる
影響を小さくする。従って、第7図に例示する構造は、
対称性には劣るきらいがあるものの、電界効果トランジ
スタを製造できるのに適した構造として機能する。
パーが付けられて、バーズビーク領域で薄い層になって
いる点にも注意すべきである。更に、バーズビーク領域
での両絶縁層は何れもシリコン酸化物から成っていると
して説明したが、実際に2層が存在することは、堆積シ
リコン酸化物のエツチング速度の方が熱成長シリコン酸
化物のエツチング速度よりも高いことから証明される点
にも注意されたい。本発明の方法はまた2層構造の酸化
物をエツチングするときのマスク位置合せエラーによる
影響を小さくする。従って、第7図に例示する構造は、
対称性には劣るきらいがあるものの、電界効果トランジ
スタを製造できるのに適した構造として機能する。
以上の説明は一般に本発明の好ましい実施例について行
ったものであるが、他の数多くの変更を行なうことがで
きる。特に、酸化バリアはシリコン酸化物の応力除去層
上に設ける材料として窒化シリコン以外の材料を用いる
ことができる。特に、多結品質シリコンを使用すること
もできる。更に、上部層が窒化シリコン又は多結晶質シ
リコンを有する多層酸化バリア構造を使用することがで
きる。
ったものであるが、他の数多くの変更を行なうことがで
きる。特に、酸化バリアはシリコン酸化物の応力除去層
上に設ける材料として窒化シリコン以外の材料を用いる
ことができる。特に、多結品質シリコンを使用すること
もできる。更に、上部層が窒化シリコン又は多結晶質シ
リコンを有する多層酸化バリア構造を使用することがで
きる。
一実施例では、厚さが約200オングストロームの下側
の応力除去酸化物層と、この層をVi覆する約550オ
ングストロームの厚さの多結晶質シリコン層と、この層
を更に被覆する厚さが約1,500オングストロームの
窒化シリコン層とを備えた構造を用いることができる。
の応力除去酸化物層と、この層をVi覆する約550オ
ングストロームの厚さの多結晶質シリコン層と、この層
を更に被覆する厚さが約1,500オングストロームの
窒化シリコン層とを備えた構造を用いることができる。
しかしながら、酸化バリアの下側の層は応力除去用のシ
リコン酸化物から成る薄い層を備えていなければならな
い。
リコン酸化物から成る薄い層を備えていなければならな
い。
本発明の方法及び構造に関する別の変更例では、第5図
の層16及び14cの間に薄い窒化ケイ素層を堆積して
もよい。更に、堆積したシリコン酸化物から成る比較的
厚い層の代わりに窒化シリコンから成る厚い層を用いる
こともできる。しかしながら、特に熱的条件に起因して
窒化物層と酸化物層との間に歪みが生じる可能性が増大
することから、この変更例は本発明の好ましい実施例と
は言えない。
の層16及び14cの間に薄い窒化ケイ素層を堆積して
もよい。更に、堆積したシリコン酸化物から成る比較的
厚い層の代わりに窒化シリコンから成る厚い層を用いる
こともできる。しかしながら、特に熱的条件に起因して
窒化物層と酸化物層との間に歪みが生じる可能性が増大
することから、この変更例は本発明の好ましい実施例と
は言えない。
本発明では、第5図の層14cとして示した薄い熱成長
酸化物層は厚さができる限り薄いことが一般には好まし
い。しかしながら、この層が堆積酸化物層16から汚染
物質のマイグレーションが生じ得る程薄いことは好まし
くない。
酸化物層は厚さができる限り薄いことが一般には好まし
い。しかしながら、この層が堆積酸化物層16から汚染
物質のマイグレーションが生じ得る程薄いことは好まし
くない。
一般に、第2図に示すような厚いフィールド酸化物領域
は厚さが典型的には約10,000オングストロームで
あることが更に指摘される。部分的エツチングを施した
後、第3図のシリコン酸化物領域14aの厚さは一般に
約3,000オングストロームないし約4,000オン
グストロームである。このため、第3ないし第5図に示
した処理工程を通して、実質的平坦性が保たれている点
ににも注意すべきである。
は厚さが典型的には約10,000オングストロームで
あることが更に指摘される。部分的エツチングを施した
後、第3図のシリコン酸化物領域14aの厚さは一般に
約3,000オングストロームないし約4,000オン
グストロームである。このため、第3ないし第5図に示
した処理工程を通して、実質的平坦性が保たれている点
ににも注意すべきである。
以上のことから、本発明の方法及び構造は電界効果トラ
ンジスタ・デバイスのフィールド酸化物アイソレーショ
ンに特に好ましいものであることが理解されよう。本発
明の方法は簡単であって、しかも困難で特殊な処理技術
を用いるものではないことがわかる。また本発明によっ
て放射線耐性を高める異なった性質のシリコン酸化物層
が形成されることも明らかである。更に、本発明の方法
はデバイスの平坦性を損なうことなく所望の構造体を製
造するものである。特に、本発明は堆積酸化物層で被覆
された熱成長シリコン酸化物のテーパーの付いた層を使
用するのが好ましいことがわかる。本発明によって製造
された電界効果トランジスタ・デバイスのバーズビーク
領域では、熱酸化物は一般に堆積酸化物よりも厚さが薄
い。しかしながら、活性領域の平坦部から離れるにつれ
て、逆に熱酸化物の方が厚さが厚くなることも事実であ
る。いずれにしろ、バーズビーク領域におけるこれらの
層の相対的な厚さは、本発明による放射線耐性には余り
影響を及ぼさない。更に、本発明の目的は複雑な処理を
必要とせず、しかも従来必要とされる一層厳密なマスク
位置合せ及び処理工程を必要とすることなく達成される
ことがわかる。
ンジスタ・デバイスのフィールド酸化物アイソレーショ
ンに特に好ましいものであることが理解されよう。本発
明の方法は簡単であって、しかも困難で特殊な処理技術
を用いるものではないことがわかる。また本発明によっ
て放射線耐性を高める異なった性質のシリコン酸化物層
が形成されることも明らかである。更に、本発明の方法
はデバイスの平坦性を損なうことなく所望の構造体を製
造するものである。特に、本発明は堆積酸化物層で被覆
された熱成長シリコン酸化物のテーパーの付いた層を使
用するのが好ましいことがわかる。本発明によって製造
された電界効果トランジスタ・デバイスのバーズビーク
領域では、熱酸化物は一般に堆積酸化物よりも厚さが薄
い。しかしながら、活性領域の平坦部から離れるにつれ
て、逆に熱酸化物の方が厚さが厚くなることも事実であ
る。いずれにしろ、バーズビーク領域におけるこれらの
層の相対的な厚さは、本発明による放射線耐性には余り
影響を及ぼさない。更に、本発明の目的は複雑な処理を
必要とせず、しかも従来必要とされる一層厳密なマスク
位置合せ及び処理工程を必要とすることなく達成される
ことがわかる。
以上、本発明を好ましい実施例について詳細に説明した
が、当業者によって数多くの修正や変更を行うことがで
きる。従って、特許請求の範囲は、このような全ての修
正や変更を包含することを理解されたい。
が、当業者によって数多くの修正や変更を行うことがで
きる。従って、特許請求の範囲は、このような全ての修
正や変更を包含することを理解されたい。
第1図は本発明の方法において酸化バリアを堆積する最
初の工程を例示する断面図、第2図は熱成長酸化物層を
形成した結果を示す第1図と同様の図でありで、特に電
界効果トランジスタのバーズビーク領域として一般に呼
ばれている領域を例示する断面図、第3図は第2図と同
様の図であって、酸化バリアを除去すると共に熱成長酸
化物を部分的に除去した結果を例示する断面図、第4図
は第3図と同様の図であって、比較的薄い熱成長酸化物
層を追加形成した結果を例示する断面図、第5図は第4
図と同様の図であって、シリコン酸化物の比較的厚い層
を堆積することによって生じた結果を例示する断面図、
第6図は第5図に示したと同様の図であって、活性領域
上シリコン酸化物層にマスキング及びエツチングを行っ
た結果を例示する断面図、また第7図は第6図に示した
と同様の図であって、マスクの位置づれに対する本方法
の許容度を例示する断面図である。 10;シリコン基板、11;薄い応力除去用シリコン酸
化物層、12;窒化シリコン層、14;熱成長シリコン
酸化物層、14c;薄い熱成長シリコン酸化物層、16
;厚い堆積シリコン酸化物層。
初の工程を例示する断面図、第2図は熱成長酸化物層を
形成した結果を示す第1図と同様の図でありで、特に電
界効果トランジスタのバーズビーク領域として一般に呼
ばれている領域を例示する断面図、第3図は第2図と同
様の図であって、酸化バリアを除去すると共に熱成長酸
化物を部分的に除去した結果を例示する断面図、第4図
は第3図と同様の図であって、比較的薄い熱成長酸化物
層を追加形成した結果を例示する断面図、第5図は第4
図と同様の図であって、シリコン酸化物の比較的厚い層
を堆積することによって生じた結果を例示する断面図、
第6図は第5図に示したと同様の図であって、活性領域
上シリコン酸化物層にマスキング及びエツチングを行っ
た結果を例示する断面図、また第7図は第6図に示した
と同様の図であって、マスクの位置づれに対する本方法
の許容度を例示する断面図である。 10;シリコン基板、11;薄い応力除去用シリコン酸
化物層、12;窒化シリコン層、14;熱成長シリコン
酸化物層、14c;薄い熱成長シリコン酸化物層、16
;厚い堆積シリコン酸化物層。
Claims (1)
- 【特許請求の範囲】 1、実質的に平坦な表面を有するシリコン基板上に形成
酸化バリアを堆積してパターン形成することにより該バ
リアの下に活性領域を限定する工程と、 前記シリコン基板に熱酸化を施すことによって前記酸化
バリアの縁の周囲に熱成長シリコン酸化物領域を形成す
る工程であって、この熱成長シリコン酸化物が少なくと
も前記平坦な表面の下方に延在して、前記酸化バリアの
縁の近傍にて前記シリコン基板のシリコンとの間に傾斜
した境界部を形成する工程と、 前記酸化バリアを除去する工程と、 前記熱成長シリコン酸化物を前記シリコン基板の表面の
下方まで部分的にエッチングすることにより、前記傾斜
した境界部の少なくとも一部分を構成するシリコンを含
めて前記酸化バリアの下に位置していたシリコンを露出
させる工程と、熱酸化を施すことにより、前記傾斜した
境界部を含めて前記露出させたシリコンの上に熱成長シ
リコン酸化物層を形成する工程と、 前記熱成長シリコン酸化物の上にシリコン酸化物層を堆
積する工程と、 前記酸化バリアによって実質的に限定された前記活性領
域の上の前記堆積シリコン酸化物と前記熱成長シリコン
酸化物とを除去する工程とを有することを特徴とする、
集積回路チップ上の電界効果トランジスタ用のフィール
ド酸化物領域を形成する方法。 2、前記酸化バリアが窒化シリコンを有している請求項
1記載の方法。 3、前記酸化バリアがシリコン酸化物、窒化シリコン及
び多結晶質シリコンから成るグループの中から選択した
材料の層状体で構成され、その最下層がシリコン酸化物
層である請求項1記載の方法。 4、前記の熱成長シリコン酸化物の上にシリコン酸化物
を堆積する工程が化学蒸着によって行われる請求項1記
載の方法。 5、熱酸化により形成される前記熱成長シリコン酸化物
層の厚さが100オングストロームないし2、000オ
ングストロームの範囲にある請求項1記載の方法。 6、前記熱成長シリコン酸化物層の厚さが1、000オ
ングストロームである請求項5記載の方法。 7、前記熱成長シリコン酸化物層の上の前記堆積シリコ
ン酸化物層の厚さが2、000オングストロームである
請求項1記載の方法。 8、前記熱成長シリコン酸化物領域の厚さが10、00
0オングストロームである請求項1記載の方法。 9、前記部分的にエッチングする工程が前記熱成長シリ
コン酸化物領域の半分の厚さを除去することを含む請求
項1記載の方法。 10、前記熱成長シリコン酸化物領域は前記平坦な表面
の上方にも延在している請求項1記載の方法。 11、前記の活性領域の上の堆積シリコン酸化物及び熱
成長シリコン酸化物を除去する工程がマスキング及びエ
ッチングによって行われる請求項1記載の方法。 12、***した実質的に平坦な中央領域とこの中央領域
から遠ざかるにつれて下方に傾斜する側壁部を有するド
ープされたシリコンの台状領域と、前記中央領域を囲み
、かつ前記傾斜する側壁部の方向にテーパーが付けられ
ている熱成長シリコン酸化物層と、 少なくとも前記側壁部の大部分に沿って前記熱成長シリ
コン酸化物を被覆している堆積絶縁部材の層と、を有し
ていることを特徴とする電界効果トランジスタ用のフィ
ールド・アイソレーション構造。 13、前記側壁部の上の前記熱成長シリコン酸化物の厚
さが100オングストロームないし2、000オングス
トロームの範囲にある請求項12記載の構造。 14、前記堆積絶縁部材の層が厚さ2、000オングス
トロームの堆積シリコン酸化物層である請求項12記載
の構造。 15、前記堆積絶縁部材の層が前記傾斜する側壁部の領
域において前記熱成長シリコン酸化物層の2倍の厚さを
有する堆積シリコン酸化物層である請求項12記載の構
造。 16、バーズビーク領域が、薄い熱成長シリコン酸化物
層とその上に堆積された厚い堆積シリコン酸化物層とを
有するフィールド・アイソレーション酸化物を含んでい
ることを特徴とするシリコン電界効果トランジスタ構造
。 17、前記厚い堆積シリコン酸化物層が前記バーズビー
ク領域において前記薄い熱成長シリコン酸化物層の2倍
の厚さを有する請求項16記載のシリコン電界効果トラ
ンジスタ構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/173,918 US4942449A (en) | 1988-03-28 | 1988-03-28 | Fabrication method and structure for field isolation in field effect transistors on integrated circuit chips |
US173,918 | 1988-03-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0210730A true JPH0210730A (ja) | 1990-01-16 |
Family
ID=22634065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1074148A Pending JPH0210730A (ja) | 1988-03-28 | 1989-03-28 | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4942449A (ja) |
EP (1) | EP0335603A3 (ja) |
JP (1) | JPH0210730A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4983537A (en) * | 1986-12-29 | 1991-01-08 | General Electric Company | Method of making a buried oxide field isolation structure |
US5134089A (en) * | 1991-09-30 | 1992-07-28 | Motorola, Inc. | MOS transistor isolation method |
US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
US5670413A (en) * | 1996-01-16 | 1997-09-23 | Harris Corporation | Method and apparatus for radiation hardened isolation |
US6232229B1 (en) * | 1999-11-19 | 2001-05-15 | Micron Technology, Inc. | Microelectronic device fabricating method, integrated circuit, and intermediate construction |
US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
JPS55166959A (en) * | 1979-06-15 | 1980-12-26 | Hitachi Ltd | Manufacture of mis semiconductor device |
US4333965A (en) * | 1980-09-15 | 1982-06-08 | General Electric Company | Method of making integrated circuits |
CA1165014A (en) * | 1981-04-13 | 1984-04-03 | Kei Kurosawa | Method for manufacturing semiconductor device |
GB2142185A (en) * | 1983-06-22 | 1985-01-09 | Rca Corp | Mosfet fabrication method |
EP0173953B1 (en) * | 1984-08-28 | 1991-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having a gate electrode |
NL8501720A (nl) * | 1985-06-14 | 1987-01-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
-
1988
- 1988-03-28 US US07/173,918 patent/US4942449A/en not_active Expired - Lifetime
-
1989
- 1989-03-23 EP EP19890302925 patent/EP0335603A3/en not_active Withdrawn
- 1989-03-28 JP JP1074148A patent/JPH0210730A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US4942449A (en) | 1990-07-17 |
EP0335603A3 (en) | 1991-04-24 |
EP0335603A2 (en) | 1989-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5966606A (en) | Method for manufacturing a MOSFET having a side-wall film formed through nitridation of the gate electrode | |
US4435446A (en) | Edge seal with polysilicon in LOCOS process | |
US4497108A (en) | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region | |
JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
JPH06163532A (ja) | 半導体素子分離方法 | |
JPS6123657B2 (ja) | ||
US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
US5763316A (en) | Substrate isolation process to minimize junction leakage | |
JPH0763072B2 (ja) | 半導体デバイスの分離方法 | |
KR0176193B1 (ko) | 반도체 장치의 소자 분리 방법 | |
JPS5923476B2 (ja) | 半導体装置の製造方法 | |
US5994216A (en) | Method of forming a reduced size contact in a dielectric layer by using bird's beak of oxidized polysilicon to create an etching mask | |
KR100245075B1 (ko) | 반도체소자의 소자격리 산화막 형성방법 | |
KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
JPH079930B2 (ja) | 半導体装置の製造方法 | |
KR0148297B1 (ko) | 반도체 소자간의 격리방법 | |
KR100220236B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
KR100422960B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
JPH0117256B2 (ja) | ||
JPH05335407A (ja) | 半導体装置の製造方法 | |
JPH02211633A (ja) | 半導体装置及びその製造方法 | |
JPS59132624A (ja) | 半導体装置の製造方法 | |
JPS62248236A (ja) | 半導体装置の製造方法 | |
JP2001196463A (ja) | 半導体装置の製造方法 | |
JPH02218164A (ja) | Mis型電界効果トランジスタ |