JPH0440800B2 - - Google Patents
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- JPH0440800B2 JPH0440800B2 JP59112473A JP11247384A JPH0440800B2 JP H0440800 B2 JPH0440800 B2 JP H0440800B2 JP 59112473 A JP59112473 A JP 59112473A JP 11247384 A JP11247384 A JP 11247384A JP H0440800 B2 JPH0440800 B2 JP H0440800B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にその大容
量化に伴う書き込み、読み出し等の機能試験時間
の増大に対処する為に、複数個の記憶素子を同時
選択（以下単に多重選択と称する）する為の高電
圧検出回路をアドレス入力回路あるいは他の制御
信号入力回路に付加した半導体記憶装置に関する
ものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor memory device, and in particular, in order to cope with an increase in the time required for functional tests such as writing and reading due to an increase in the capacity of the semiconductor memory device, a plurality of memory elements are used. The present invention relates to a semiconductor memory device in which a high voltage detection circuit for simultaneous selection (hereinafter simply referred to as multiple selection) is added to an address input circuit or other control signal input circuit.
従来、半導体記憶装置は各アドレス入力信号を
設定することにより、記憶素子（以下メモリセル
と称する）を選択し、該メモリセルの読み出し、
書き込みを行なつており、この際設定されたアド
レス入力信号により１つのメモリセルのみを選択
可能であつた。
Conventionally, a semiconductor memory device selects a storage element (hereinafter referred to as a memory cell) by setting each address input signal, reads out the memory cell,
Writing was being performed, and only one memory cell could be selected by the address input signal set at this time.
この従来のメモリセル選択機能のブロツク構成
を第１図に示す。第１図において１はメモリセル
がマトリツクス状に配列されたメモリセルアレ
イ、２はメモリセルアレイ１のワードラインを選
択するためのＸアドレス入力信号であり、３はＸ
デコーダで、これはＸアドレス入力信号２により
ワードラインの決定を行う。４はＹアドレス入力
信号であり、これはメモリセルアレイ１のビツト
ラインを選択するためのものである。５はＹデコ
ーダで、これはアドレス入力信号４によりビツト
ラインの決定を行う。 A block configuration of this conventional memory cell selection function is shown in FIG. In FIG. 1, 1 is a memory cell array in which memory cells are arranged in a matrix, 2 is an X address input signal for selecting a word line of the memory cell array 1, and 3 is an X address input signal.
A decoder, which uses the X address input signal 2 to determine the word line. Reference numeral 4 denotes a Y address input signal, which is used to select a bit line of the memory cell array 1. Reference numeral 5 denotes a Y decoder, which determines the bit line based on the address input signal 4.
第２図は従来のCMOS型アドレス入力回路を
示し、図において、２０は初段のNOR回路、２
１ないし２４は第１ないし第４のインバータ、６
は外部アドレス入力信号、７はアドレス入力回路
制御信号、８，９はアドレス出力信号であり、該
両出力信号８，９は互いに相反する信号である。 Figure 2 shows a conventional CMOS type address input circuit. In the figure, 20 is the first stage NOR circuit, 2
1 to 24 are first to fourth inverters; 6
7 is an external address input signal, 7 is an address input circuit control signal, and 8 and 9 are address output signals, and both output signals 8 and 9 are mutually contradictory signals.
第３図は第２図の入出力信号のタイミング図で
あり、この図では第２図における入力初段の制御
信号７は入力回路動作可能状態、この場合は低電
位点“Ｌ”レベルにあるものとする。 FIG. 3 is a timing diagram of the input/output signals in FIG. 2. In this diagram, the control signal 7 at the first input stage in FIG. 2 is in the input circuit operable state, in this case at the low potential point "L" level. shall be.
今入力信号６に第３図に示すような信号が入力
される場合を考える。例えば、入力信号６のレベ
ルが“Ｌ”であれば、第２図の初段NOR回路の
出力は高電位点“Ｈ”レベルとなり、次段以降は
インバータ回路であるから出力は入力の反転信号
となるため、出力８は“Ｌ”レベル、出力９は
“Ｈ”レベルとなる。また、入力信号６が“Ｈ”
レベルのときも同様にして考えると、各入出力信
号は結局第３図に示すタイミング図となることが
わかる。 Now consider the case where a signal as shown in FIG. 3 is input to the input signal 6. For example, if the level of the input signal 6 is "L", the output of the first stage NOR circuit in Fig. 2 will be at the high potential point "H" level, and since the next stage and subsequent stages are inverter circuits, the output will be the inverted signal of the input. Therefore, output 8 becomes "L" level and output 9 becomes "H" level. Also, input signal 6 is “H”
If we consider the level in the same way, we can see that each input/output signal ends up as shown in the timing chart shown in FIG.
そしてこのような信号がＸデコーダ３、Ｙデコ
ーダ５に入力されることにより、ワードライン並
びにビツトラインがそれぞれ１本ずつ選択され、
その結果マトリツクス状に配置されたメモリセル
の１つが選択される。即ち各アドレス入力回路に
設定された信号により、ただ１つのメモリセルの
みが選択される。 By inputting such signals to the X decoder 3 and Y decoder 5, one word line and one bit line are selected,
As a result, one of the memory cells arranged in a matrix is selected. That is, only one memory cell is selected by the signal set to each address input circuit.
従来の半導体記憶装置は以上のように構成さ
れ、動作するものであるため、メモリ容量が大き
くなると読み出し、書き込み等の機能試験時間も
非常に長くなるという欠点があつた。 Since conventional semiconductor memory devices are configured and operated as described above, they have had the disadvantage that as the memory capacity increases, the time required for functional tests such as reading and writing becomes extremely long.
この発明は、上記のような従来のものの欠点を
除去するためになされたものであり、Ｘ、Ｙアド
レス入力回路の少なくとも１つにメモリセルの多
重選択を行なうための高電圧検出機能を内蔵する
ことにより、複数個のメモリセルの書き込み、読
み出しを同時に行なうことができ、機能試験時間
を大幅に短縮できる半導体記憶装置を提供するこ
とを目的としている。
This invention was made to eliminate the drawbacks of the conventional ones as described above, and includes a high voltage detection function for multiple selection of memory cells in at least one of the X and Y address input circuits. Therefore, it is an object of the present invention to provide a semiconductor memory device that can write and read data into and from a plurality of memory cells at the same time, and can significantly shorten the functional test time.
以下、本発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第４図及び第５図は本発明の一実施例を示し、
図において第１図、第２図と同一符号は同一又は
相当部分を示す。本実施例のメモリ選択機能のブ
ロツク構成を示す第４図において、１０，１１は
各々Ｘ、Ｙアドレス入力回路であり、該入力回路
１０，１１はメモリセルの多重選択を可能ならし
める高電圧検出回路１０ａ，１１ａを有し、外部
からのＸ、又はＹアドレス信号入力２，４が高電
圧信号である時、２つのワード線又はビツト線を
同時に選択するための一対の同相信号からなるア
ドレス出力信号を出力する。１９は本半導体記憶
装置への制御信号１９ａが入力される制御信号入
力回路であり、該回路１９にも上記Ｘ、Ｙアドレ
ス入力回路１０，１１と同様の高電圧検出回路１
９ｂが設けられており、該回路１９からの信号は
多重選択時にＸ及びＹデコーダ３，５に作用す
る。 4 and 5 show an embodiment of the present invention,
In the figures, the same reference numerals as in FIGS. 1 and 2 indicate the same or corresponding parts. In FIG. 4 showing the block configuration of the memory selection function of this embodiment, 10 and 11 are X and Y address input circuits, respectively, and the input circuits 10 and 11 are high voltage detection circuits that enable multiple selection of memory cells. An address consisting of a pair of in-phase signals for simultaneously selecting two word lines or bit lines when the external X or Y address signal inputs 2 and 4 are high voltage signals. Output the output signal. Reference numeral 19 denotes a control signal input circuit to which a control signal 19a to the present semiconductor memory device is input, and this circuit 19 also includes a high voltage detection circuit 1 similar to the above-mentioned X and Y address input circuits 10 and 11.
9b is provided, and the signal from the circuit 19 acts on the X and Y decoders 3, 5 during multiple selection.
本実施例装置において、メモリセルの多重選択
動作は、アドレス入力信号２又は４、あるいは制
御用の入力信号１９ａとして高電圧検出動作を可
能とするような高電圧レベルを入力することによ
り行なわれる。例えば、１つのアドレス入力信号
２に上記高電圧検出動作を可能とする信号が入力
された場合、高電圧検出回路１０ａの出力がＸデ
コーダ３に作用しこれにより２本のワードライン
が同時に選択される。一方この場合Ｙアドレス入
力回路１１には上記高電圧は入力されておらず、
従つてビツトラインは１本のみ選択されており、
結果として２個のメモリセルが同時に選択される
ことになる。 In the device of this embodiment, the memory cell multiple selection operation is performed by inputting a high voltage level that enables a high voltage detection operation as the address input signal 2 or 4 or the control input signal 19a. For example, when a signal that enables the above-mentioned high voltage detection operation is input to one address input signal 2, the output of the high voltage detection circuit 10a acts on the X decoder 3, thereby selecting two word lines at the same time. Ru. On the other hand, in this case, the above-mentioned high voltage is not input to the Y address input circuit 11,
Therefore, only one bit line is selected,
As a result, two memory cells are selected at the same time.
第５図は第２図のアドレス入力回路に高電圧検
出機能を付加したものである。第５図において、
１２は該アドレス入力回路の出力で、通常動作時
においては第２図の出力９と同様にに出力８の反
転信号である。１３はＰチヤネル型MOSトラン
ジスタでソースはアドレス入力信号６に、ゲート
は高電位点（以下VCCと称する）に接続され、
ドレインは出力となつている。１４はＮチヤネル
型MOSトランジスタで、ソースは低電位点（通
常はGND）に、ゲートはVCCに、ドレインは上
記トランジスタ１３のドレインに接続されてい
る。１５，１６はそれぞれＰチヤネル型、Ｎチヤ
ネル型のMOSトランジスタであり、これらは
CMOSインバータ２５を構成し、かつその入力
は上記トランジスタ１３，１４のドレイン出力に
接続されている。２６はインバータ２４のグラン
ド側のトランジスタとグランドとの間に挿入され
たＮチヤネル型のトランジスタ、２７は電源とイ
ンバータ２４の出力との間に接続されたＰチヤネ
ル型のトランジスタであり、以上の６つのトラン
ジスタにより高電圧検出回路が構成され、これに
より高電圧検出を行ない、該回路のトランジスタ
１５，１６のドレイン、即ち該高電圧検出回路の
出力が次段以降の回路に作用し、メモリセルの多
重選択を可能としている。 FIG. 5 shows the address input circuit of FIG. 2 to which a high voltage detection function is added. In Figure 5,
Reference numeral 12 denotes an output of the address input circuit, which during normal operation is an inverted signal of output 8, similar to output 9 in FIG. 13 is a P-channel MOS transistor whose source is connected to the address input signal 6 and whose gate is connected to a high potential point (hereinafter referred to as VCC).
The drain is the output. 14 is an N-channel MOS transistor, whose source is connected to a low potential point (usually GND), whose gate is connected to VCC, and whose drain is connected to the drain of the transistor 13 described above. 15 and 16 are P-channel type and N-channel type MOS transistors, respectively.
A CMOS inverter 25 is configured, and its input is connected to the drain outputs of the transistors 13 and 14. 26 is an N-channel transistor inserted between the ground-side transistor of the inverter 24 and the ground, and 27 is a P-channel transistor connected between the power supply and the output of the inverter 24. A high voltage detection circuit is constituted by two transistors, and high voltage detection is performed using this transistor. Allows multiple selection.
第６図は第５図の各入出力信号のタイミング図
であり、第５図中の入力７については上記従来装
置において述べたとおりである。第６図におい
て、１７は通常動作時、つまり“Ｈ”レベルが最
大VCCレベル、“Ｌ”レベルが最小GNDレベル
である時の入力信号、１８は高電圧検出回路を駆
動させるような上記VCCよりさらに高い“HH”
レベルの信号部分を持ち、かつ“Ｌ”レベルは上
記通常動作時と同様とする入力信号である。 FIG. 6 is a timing chart of each input/output signal in FIG. 5, and the input 7 in FIG. 5 is as described in the conventional device. In FIG. 6, 17 is an input signal during normal operation, that is, when the "H" level is the maximum VCC level and the "L" level is the minimum GND level, and 18 is the input signal from the above VCC that drives the high voltage detection circuit. Even higher “HH”
This is an input signal that has a signal portion of the level, and the "L" level is the same as that during the normal operation.
次に上記４つのトランジスタ１３〜１６の動作
について説明する。 Next, the operation of the four transistors 13 to 16 will be explained.
今、入力６として第６図に示す外部信号１７が
入力される場合を考える。この場合、Ｐチヤネル
型トランジスタ１３は、ゲートがVCC、ソース
が入力６のレベルとなつており、通常動作状態に
おいてはオフとなる。また、Ｎチヤネル型トラン
ジスタ１４は、ゲートがVCC、ソースがGNDで
あるので常にオンとなつている。従つて、これら
２つのトランジスタ１３，１４に共通なドレイン
の電位は“Ｌ”レベルとなる。また次段のトラン
ジスタ１５，１６は通常のCMOSインバータで
あり、前段の出力信号の波形整形を行なつてお
り、従つてこの場合、該インバータの出力は
“Ｈ”レベルとなり、その結果高電圧検出機能は
働かず通常のアドレス入力回路動作が行なわれ、
出力８及び１２はそれぞれ第６図に示すように、
互いに反転した信号となる。 Now, consider the case where the external signal 17 shown in FIG. 6 is input as the input 6. In this case, the P-channel transistor 13 has its gate at the level of VCC and its source at the level of the input 6, and is turned off in the normal operating state. Further, since the N-channel transistor 14 has a gate connected to VCC and a source connected to GND, it is always on. Therefore, the common drain potential of these two transistors 13 and 14 becomes "L" level. Further, the transistors 15 and 16 in the next stage are ordinary CMOS inverters, and perform waveform shaping of the output signal of the previous stage. Therefore, in this case, the output of the inverter becomes "H" level, and as a result, high voltage is detected. The function does not work and normal address input circuit operation is performed.
Outputs 8 and 12 are respectively as shown in FIG.
The signals are inverted from each other.
次に入力６に入力される信号が“Ｈ”レベルか
らさらに増加していく場合を考える。この場合、
入力６のレベルがVCCにトランジスタ１３の閾
値を加えたレベルとなると、トランジスタ１３は
オンする。そしてさらに入力６のレベルが増加し
ていくと、トランジスタ１４は常にON状態にあ
るためトランジスタ１３、及び１４のオン抵抗比
で決まる共通ドレイン出力のレベルはさらに高く
なり、ついには次段のインバータの出力を反転さ
せるに至る。この時の入力６のレベルが高電圧検
出機能を動作可能とする“HH”レベルであり、
この場合、該インバータの出力は“Ｌ”レベルと
なり、したがつて第６図に示す外部信号１８が入
力された時、高電圧検出機能が働き、出力８及び
１２は、第６図に示すように共に“Ｈ”レベルと
なり、これにより２本のワードライン又はビツト
ラインが選択され、２個のメモリセルが同時に選
択されることになる。 Next, consider the case where the signal input to the input 6 further increases from the "H" level. in this case,
When the level of input 6 reaches a level equal to VCC plus the threshold of transistor 13, transistor 13 turns on. As the level of input 6 further increases, the level of the common drain output determined by the on-resistance ratio of transistors 13 and 14 becomes even higher because transistor 14 is always in the ON state, and finally the level of the common drain output of the next stage inverter increases. This leads to inverting the output. The level of input 6 at this time is the "HH" level that enables the high voltage detection function,
In this case, the output of the inverter becomes "L" level, so when the external signal 18 shown in FIG. 6 is input, the high voltage detection function is activated, and the outputs 8 and 12 are output as shown in FIG. Both go to the "H" level, thereby selecting two word lines or bit lines and selecting two memory cells at the same time.
そしてＸ、Ｙアドレス入力回路１０，１１、制
御信号入力回路１９における高電圧検出回路を選
択的に作動させることにより、複数本あるいは全
てのワードライン並びにビツトラインを選択し、
複数個あるいは全てのメモリを選択することが可
能となる。 Then, by selectively activating the high voltage detection circuit in the X and Y address input circuits 10 and 11 and the control signal input circuit 19, a plurality or all of the word lines and bit lines are selected,
It is possible to select multiple or all memories.
なお、上記実施例では、アドレス入力回路は高
電圧検出機能動作時、その出力が共に“Ｈ”レベ
ルになる場合について説明したが、この出力が共
に“Ｌ”レベルになるようにしても同様の効果が
得られる。また、上記実施例では、高電圧検出回
路がCMOS構造を持つ場合について説明したが、
これはＮチヤネル構造であつても同様の効果が得
られる。 In the above embodiment, the case where the address input circuit outputs both go to the "H" level when the high voltage detection function is activated is explained, but the same result can be obtained even if the outputs are both set to the "L" level. Effects can be obtained. Furthermore, in the above embodiment, the case where the high voltage detection circuit has a CMOS structure has been explained.
Similar effects can be obtained even with an N-channel structure.
本願発明は、前記のような構成の高電圧検出回
路によつて、（）VTHのばらつきによる影響が
小さい、（）応答速度が早い、（）回路動作が
安定している、（）高VTHトランジスタ等の複
数種のトランジスタを使う必要がないという作用
効果を奏する。
The present invention uses a high voltage detection circuit having the above-described configuration to achieve () small influence from variations in V TH , () fast response speed, () stable circuit operation, and () high V TH. This has the effect of eliminating the need to use multiple types of transistors such as TH transistors.
すなわち、
() 本願発明は従来例に比較して使用するトラ
ンジスタの数が少ないから、VTHのばらつきに
よる影響が少なくてすむ。また従来例は直列接
続されているため、ソースがグランドに接続さ
れているトランジスタ以外はソース電位が基板
電位に対し＋側にシフトするので、バツクゲー
ト効果が発生しVTHが増加するためVTH変動の
影響がさらに大きくなるのに対し、本願発明で
はソース電位はすべてのトランジスタで基板電
位と等しいのでバツクゲート効果はない。 That is, () Since the present invention uses fewer transistors than the conventional example, it is less affected by variations in V TH . In addition, since conventional transistors are connected in series, the source potential of all transistors other than those whose sources are connected to ground shifts to the positive side relative to the substrate potential, resulting in a backgate effect and an increase in V TH , resulting in V TH fluctuation. However, in the present invention, the source potential is equal to the substrate potential in all transistors, so there is no backgate effect.
() 従来例ではトランジスタは直列接続されシ
リアルに動作し安定点に向うため、本願発明よ
り多くのトランジスタを使用する従来例は出力
電位確定までに時間がかかる。() In the conventional example, transistors are connected in series and operate serially to reach a stable point. Therefore, in the conventional example, which uses more transistors than the present invention, it takes time to determine the output potential.
() 上記（）において説明したとおりVTHの
ばらつきによる影響が小さいため多重選択する
ための外部信号電圧の変動も小さくなり安定動
作が可能となる。() As explained in () above, since the influence of variations in V TH is small, fluctuations in the external signal voltage for multiple selection are also small, making stable operation possible.
() 本願発明では、外部信号をトランジスタ１
３のソースに入力しており、トランジスタ１
３，１４を導通させて、その抵抗分割により出
力電圧を決定するため、高VTHトランジスタが
不必要になる。() In the present invention, the external signal is
It is input to the source of transistor 1.
3 and 14 are made conductive and the output voltage is determined by their resistance division, a high V TH transistor is not required.
第１図は従来の半導体記憶装置におけるメモリ
セル選択機能を説明するためのブロツク構成図、
第２図は従来のCMOS型アドレス入力回路図、
第３図は第２図に示した回路の動作を説明するた
めのタイミング図、第４図は本発明の一実施例に
よるメモリセル選択機能を説明するためのブロツ
ク構成図、第５図は上記実施例の高電圧検出機能
を有するCMOS型アドレス入力回路図、第６図
は第５図に示した回路の動作を説明するためのタ
イミング図である。
１……メモリセルアレイ、３……Ｘデコーダ、
５……Ｙデコーダ、１０……Ｘアドレス入力回
路、１１……Ｙアドレス入力回路、２０〜２５は
インバータ、１３，２７はＰチヤネル型トランジ
スタ、１４，２６はＮチヤネル型トランジスタで
ある。なお図中同一符号は同一又は相当部分を示
す。
FIG. 1 is a block configuration diagram for explaining the memory cell selection function in a conventional semiconductor memory device.
Figure 2 is a conventional CMOS type address input circuit diagram.
3 is a timing diagram for explaining the operation of the circuit shown in FIG. 2, FIG. 4 is a block configuration diagram for explaining the memory cell selection function according to an embodiment of the present invention, and FIG. 5 is a timing diagram for explaining the operation of the circuit shown in FIG. FIG. 6 is a diagram of a CMOS type address input circuit having a high voltage detection function according to the embodiment. FIG. 6 is a timing chart for explaining the operation of the circuit shown in FIG. 1...Memory cell array, 3...X decoder,
5...Y decoder, 10...X address input circuit, 11...Y address input circuit, 20 to 25 are inverters, 13 and 27 are P channel type transistors, and 14 and 26 are N channel type transistors. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
に対して１つのワード線またはビツト線を選択す
るための一対の相互に反転した信号からなるアド
レス信号を上記Ｘ，Ｙデコーダに与えるＸアドレ
ス入力回路およびＹアドレス入力回路とを備えた
半導体記憶装置において、 機能試験時に外部アドレス信号６を正規のハイ
レベルよりも高い電圧にして、アドレス信号８及
び１２を共に複数のワード線又はビツト線を選択
する状態にし、通常時に外部アドレス信号６を正
規のレベルとして、アドレス信号８及び１２を相
補関係となるようにする装置であつて、 上記Ｘアドレス入力回路およびＹアドレス入力
回路の双方を、 外部アドレス信号６が入力されるNOR回路２
０と、このNOR回路２０の出力を反転する縦続
接続された第１ないし第３のインバータ２１，２
２，２３と、第１のインバータ２１の出力を反転
する第４のインバータ２４とからなり、上記第
３、第４のインバータ２３，２４の出力から上記
アドレス信号８及び１２を出力するアドレス入力
回路本体と、 上記外部アドレス信号６の入力端子とグランド
間に直列接続されたゲートに電源電圧が印加され
るＰおよびＮチヤネルトランジスタ１３，１４
と、この２つのトランジスタの接続点の電位を反
転する第５のインバータ２５と、上記第４のイン
バータ２４のグランド側のトランジスタとグラン
ド間に挿入されゲートに上記第５のインバータ２
５の出力を受けるＮチヤネルトランジスタ２６
と、電源電圧と上記第４のインバータ２４の出力
との間に接続されゲートに上記第５のインバータ
２５の出力を受けるＰチヤネルトランジスタ２７
とからなり、外部アドレス信号６が正規のハイレ
ベルより高い電圧のときこれを検出し、上記アド
レス信号８及び１２をともに複数のワード線又は
ビツト線を選択する状態にする高電圧検出回路
と、 から構成したことを特徴とする半導体記憶装置。[Claims] 1. A memory cell array, an In a semiconductor memory device equipped with an X address input circuit and a Y address input circuit that supply address signals consisting of signals to the X and Y decoders, the external address signal 6 is set at a voltage higher than the normal high level during a functional test, A device that sets address signals 8 and 12 together to select a plurality of word lines or bit lines, sets external address signal 6 to a normal level during normal operation, and sets address signals 8 and 12 in a complementary relationship, Both the above X address input circuit and Y address input circuit are connected to a NOR circuit 2 to which external address signal 6 is input.
0, and first to third inverters 21, 2 connected in cascade to invert the output of this NOR circuit 20.
2 and 23, and a fourth inverter 24 that inverts the output of the first inverter 21, and outputs the address signals 8 and 12 from the outputs of the third and fourth inverters 23 and 24. P and N channel transistors 13 and 14 to which a power supply voltage is applied to the gates connected in series between the main body and the input terminal of the external address signal 6 and ground;
, a fifth inverter 25 that inverts the potential at the connection point of these two transistors, and a fifth inverter 25 inserted between the ground side transistor of the fourth inverter 24 and the ground, and a gate of the fifth inverter 25.
N-channel transistor 26 receiving the output of 5
and a P-channel transistor 27 connected between the power supply voltage and the output of the fourth inverter 24 and receiving the output of the fifth inverter 25 at its gate.
a high voltage detection circuit that detects when the external address signal 6 is at a voltage higher than a normal high level and puts both the address signals 8 and 12 into a state to select a plurality of word lines or bit lines; A semiconductor memory device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112473A JPS60253088A (en) | 1984-05-30 | 1984-05-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112473A JPS60253088A (en) | 1984-05-30 | 1984-05-30 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253088A JPS60253088A (en) | 1985-12-13 |
| JPH0440800B2 true JPH0440800B2 (en) | 1992-07-06 |
Family
ID=14587513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112473A Granted JPS60253088A (en) | 1984-05-30 | 1984-05-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253088A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293598A (en) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | Semiconductor storage device |
| JPS6366799A (en) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332636A (en) * | 1976-09-07 | 1978-03-28 | Hitachi Ltd | Ic memory |
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS5650357A (en) * | 1979-09-29 | 1981-05-07 | Canon Inc | Developing method |
-
1984
- 1984-05-30 JP JP59112473A patent/JPS60253088A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332636A (en) * | 1976-09-07 | 1978-03-28 | Hitachi Ltd | Ic memory |
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS5650357A (en) * | 1979-09-29 | 1981-05-07 | Canon Inc | Developing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253088A (en) | 1985-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |